特許

J-GLOBAL ID：200903035157909294

不良ビットポインタを用いた余剰メモリ構造

発明者： シェアーレイン,ロイ,イー. ,  ジョンソン,マーク,ジー. ,  ボッシュ,デレク,ジェイ. ,  イルクバハール,アルパー ,  トリンガリ,ジェイ.,ジェームズ
出願人/特許権者： マトリックス セミコンダクター インコーポレイテッド
代理人 (1件)： 伊藤 茂
公報種別：公表公報
出願番号（国際出願番号）：特願2006-507266
公開番号（公開出願番号）：特表2006-521658
出願日： 2004年03月15日
公開日（公表日）： 2006年09月21日
要約：

【課題】【解決手段】ここに述べる好適な実施形態は、不良ビットポインタを用いた余剰性を有するメモリ構造と関連している。1つの好適な実施形態では、データが第1の複数のメモリセルに書き込まれ、該メモリセルの1つにデータが書き込まれるときにエラーが検出される。該検出されたエラーに応じて、ポインタが第2の複数のメモリセルに書き込まれ、該ポインタは該第1の複数のメモリセルの中のどれにエラーが含まれているかを特定する。読み出し操作の間に、該データが該第1の複数のメモリセルから読み出され、該ポインタが該第2の複数のメモリセルから読み出される。該ポインタから、該エラーを含む該メモリセルが特定され、該エラーは訂正される。他の好適な実施形態も示され、該好適な実施形態のそれぞれは単独で又はお互いに組み合わせて使用することができる。

請求項（抜粋）：

エラー訂正の方法であって: (a)第1の複数のメモリセルにデータを書き込む工程と; (b)該第1の複数のメモリセルの中の1つへのデータ書き込みにおけるエラーを検出する工程と; (c)第2の複数のメモリセルにポインタを書き込む工程であって、該ポインタは該第1の複数のメモリセルの中のどのメモリセルが該エラーを含んでいるかを特定する工程と; (d)該第1の複数のメモリセルからデータを読み出す工程と; (e)該第2の複数のメモリセルから該ポインタを読み出す工程と; (f)該ポインタから、該第1のメモリセルのどのメモリセルが該エラーを含んでいるかを特定する工程と; (g)該エラーを訂正する工程と、 から成ることを特徴とする方法。

IPC (7件)：

G11C 29/04 ,  G11C 17/06 ,  G11C 17/00 ,  G11C 29/56 ,  G11C 29/42 ,  G11C 29/12 ,  G11C 29/44

FI (8件)：

G11C29/00 603H ,  G11C17/06 Z ,  G11C17/00 Z ,  G11C29/00 652 ,  G11C29/00 631D ,  G11C29/00 673B ,  G11C29/00 655M ,  G11C29/00 655S

Fターム (8件)：

5B125BA13 ,  5B125DE08 ,  5B125DE09 ,  5L106AA07 ,  5L106BB12 ,  5L106CC13 ,  5L106DD24 ,  5L106DD25

引用特許：

審査官引用 (1件)

• 半導体記憶装置及びその欠陥救済方法
  公報種別：公開公報   出願番号：特願平9-274773   出願人：ソニー株式会社