特許
J-GLOBAL ID：200903035266909881
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-026458
公開番号（公開出願番号）：特開平10-223867
出願日： 1997年02月10日
公開日（公表日）： 1998年08月21日
要約：
【要約】【課題】素子面積の縮小を行う場合にも、形成が容易であり、かつその抵抗を低減できるような共通信号線(ソース線)を含む半導体装置を提供する。【解決手段】積層ゲート上部のゲート部材3は、素子領域1と交差するように、選択ゲートSGB、SGSと、その間の複数のメモリセルの制御ゲートCG1 〜CG16を構成する。素子領域1の上層に並行するように金属配線8が設けられ、ビット線BL、ビット線BL複数本おきのソース線SLを構成する。ソース線は、ビット線コンタクトCBと同じように、ソース線コンタクトCSに低抵抗の金属からなる導電部材6を介して導かれる。
請求項（抜粋）：
半導体基板と、前記半導体基板上に設けられた複数の素子分離領域と、前記素子分離領域によってストライプ状に分離された複数の第1半導体領域と、メモリセルアレイとして構成するため前記第1半導体領域に交差するように、かつ、所定の間隔を保って設けられた複数のゲート部材と、前記ゲート部材相互間における前記第1半導体領域表面に設けられた、前記半導体基板とは逆の導電型を持つ第2半導体領域と、前記メモリセルアレイを覆う層間絶縁膜と、第1の隣り合う前記ゲート部材相互間における前記第2半導体領域の各々に電気的に接続され、かつ、第2の隣り合う前記ゲート部材相互間における前記第2半導体領域の各々に電気的に接続される第1導電部材と、前記第1の隣り合う前記ゲート部材相互間における前記第1導電部材各々に対して電気的に接続するように設けられ、かつ、前記第2の隣り合う前記ゲート部材相互間における前記第1導電部材各々共通に電気的に接続するように前記ゲート部材相互間に沿って設けられる第2導電部材と、各々が所定の前記第2導電部材の対応部分と電気的に接続するため互いに離間しながら前記ゲート部材と交差するように設けられた電位供給用の配線とを具備したことを特徴とする半導体装置。
IPC (4件)：
H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
