特許

J-GLOBAL ID：200903035764063809

半導体記憶装置

発明者： 藤岡 伸也 ,  畠山 淳 ,  松宮 正人
出願人/特許権者： 富士通株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-149123
公開番号（公開出願番号）：特開平9-007372
出願日： 1995年06月15日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】ビット線間の電圧差を増幅してセルデータをラッチするセンスアンプとデータバスとの間にトランスファゲートを設けてなる半導体記憶装置、たとえば、DRAMに関し、書込みの高速化を図ると共に、読出し時、センスアンプ内のデータが受けるディスターブを小さくし、セルデータの再書込みの高速化と、動作電圧の低電圧化とを図る。【構成】センスアンプ35は、nMOS部37と、pMOS部39と、nMOS部38とを順に配置して構成し、トランスファゲート36のnMOSトランジスタ40はnMOS部37とpMOS部39との間に配置し、トランスファゲート36のnMOSトランジスタ41はpMOS部39とnMOS部38との間に配置する。

請求項（抜粋）：

メモリセルが接続されてなるデータ転送路をなす第1、第2の配線間の電圧差を増幅してセルデータをラッチするセンスアンプと、このセンスアンプとデータ転送路をなす第3、第4の配線とを接続する第1、第2のスイッチ素子からなるトランスファゲートとを有してなる半導体記憶装置において、前記センスアンプは、前記第1、第2の配線の延在方向に対して、第1のプルダウン回路と、プルアップ回路と、第2のプルダウン回路とを順に配置して構成されており、前記第1のスイッチ素子は、前記第1のプルダウン回路と前記プルアップ回路との間に配置され、前記第2のスイッチ素子は、前記プルアップ回路と前記第2のプルダウン回路との間に配置されていることを特徴とする半導体記憶装置。

引用特許：

審査官引用 (3件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平6-216264   出願人：株式会社東芝
• 特開平2-044767
  
• 特開平3-114256