特許
J-GLOBAL ID：200903035775046469

半導体装置

発明者：
南 良 博

南 良 博 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  赤岡 明
公報種別：公開公報
出願番号（国際出願番号）：特願2004-165789
公開番号（公開出願番号）：特開2005-347539
出願日： 2004年06月03日
公開日（公表日）： 2005年12月15日
要約：
【課題】 SOI基板にMOSトランジスタやメモリ素子を有し、プラズマダメージや静電ダメージからゲート絶縁膜だけでなく、BOX層をも保護することができる半導体装置を提供する。【解決手段】 半導体装置100は、半導体基板10と、半導体基板10上に設けられた埋込み絶縁層20と、埋込み絶縁層上に設けられた半導体層30と、半導体層内に形成されたN型のソース層31、半導体層に形成されたN型のドレイン層33、および、ソース層31とドレイン層33との間のチャネル形成領域35を含むMOSトランジスタ15と、チャネル形成領域直下の半導体基板領域と同電位のP型の第1の拡散層110、並びに、第1の拡散層に隣接して設けられ、ソース層、ドレイン層およびチャネル形成領域のうち少なくとも1つに電気的に接続されたN型の第2の拡散層120からなる埋込み絶縁層保護ダイオード70とを備えている。【選択図】 図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上に設けられた埋込み絶縁層と、 前記埋込み絶縁層上に設けられた半導体層と、 前記半導体層内に形成された第1導電型のソース層、前記半導体層に形成された第1導電型のドレイン層、および、前記ソース層と前記ドレイン層との間のチャネル形成領域を含むトランジスタと、 前記チャネル形成領域直下の半導体基板領域と同電位の第2導電型の第1の拡散層、並びに、前記第1の拡散層に隣接して設けられ、前記ソース層、前記ドレイン層およびチャネル形成領域のうち少なくとも1つに電気的に接続された第1導電型の第2の拡散層からなる埋込み絶縁層保護ダイオードとを備えた半導体装置。
IPC (7件)：
H01L29/786 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/08 ,  H01L27/088
FI (6件)：
H01L29/78 623A ,  H01L27/06 311B ,  H01L27/08 331E ,  H01L29/78 626C ,  H01L27/04 H ,  H01L27/08 102F
Fターム (48件)：
5F038BH04 ,  5F038BH05 ,  5F038BH07 ,  5F038BH13 ,  5F038BH15 ,  5F038CA02 ,  5F038CA05 ,  5F038CD19 ,  5F038DF05 ,  5F038EZ06 ,  5F038EZ20 ,  5F048AA02 ,  5F048AB01 ,  5F048AC04 ,  5F048BA16 ,  5F048BB06 ,  5F048BB08 ,  5F048BB12 ,  5F048BD05 ,  5F048BE01 ,  5F048BE03 ,  5F048BE04 ,  5F048BE09 ,  5F048BF06 ,  5F048BF11 ,  5F048BF16 ,  5F048BF17 ,  5F048BG05 ,  5F048BG13 ,  5F048CC06 ,  5F048CC13 ,  5F048CC15 ,  5F048CC18 ,  5F048DA25 ,  5F110AA22 ,  5F110BB05 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD22 ,  5F110EE05 ,  5F110EE14 ,  5F110GG02 ,  5F110GG12 ,  5F110HK05 ,  5F110NN03 ,  5F110NN24 ,  5F110NN71
引用特許：
出願人引用 (6件)
全件表示
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM