特許
J-GLOBAL ID：200903035836384583
4ブロックキャッシュメモリへのアクセスを最適化するためのキャッシュ論理システムおよびメインフレームコンピュータの高速キャッシュメモリへのアクセス時のダブルミスを防ぐ方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-109327
公開番号（公開出願番号）：特開平6-067980
出願日： 1993年05月11日
公開日（公表日）： 1994年03月11日
要約：
【要約】【目的】 キャッシュメモリを参照する命令プロセッサ(IP)のミス率を統計的最小限に低減する。【構成】 高速メインフレームコンピュータシステムでは、高速IPは高速キャッシュメモリを備え、それは複数の関連メモリを含む。IPがキャッシュメモリにアクセスしようとするたびに、関連メモリにアクセスしてMRUブロック情報、有効情報および無効ブロック情報とを与えるキャッシュセットアドレスが発生される。アクセスされた情報はキャッシュ論理システムへの入力として与えられる。キャッシュの論理システムは情報を論理的に変更してMRU情報を更新し、IP側の制御または監視なしに変更されたMRU情報をMRU関連メモリのセットアドレスに書込み、またキャッシュのブロック置換のためにMRU情報、有効情報および無効ブロック情報を使用してLRUブロックコード情報を発生する。
請求項（抜粋）：
4ブロックキャッシュメモリへのアクセスを最適化するためのキャッシュ論理システムであって、複数の関連ブロックメモリを有する4ブロックキャッシュメモリと、前記キャッシュメモリおよび前記複数のセットアソシアティブメモリの情報をアクセスするためのセットアソシアティブアドレスを発生するための命令プロセッサ(IP)と、前記メモリに結合され、前記命令プロセッサによって発生されたセットアソシアティブアドレスのキャッシュメモリのブロックに対して無効情報と有効情報とを発生するためのキャッシュ関連論理回路とを含み、前記キャッシュ関連論理回路は、IPが前記キャッシュメモリにアクセスした後、セットアドレスに対する変更された最も新しく使用されたブロック情報を記憶するための最も新しく使用されたMRUメモリを有し、さらに、前記キャッシュ関連論理回路は、前記MRUメモリに結合され、IPがキャッシュメモリでヒットした後、前記変更された最も新しく使用されたブロック情報を発生するためのMRU論理手段を有し、さらに、前記MRU論理手段と前記複数の関連メモリとに結合され、前記キャッシュメモリにアクセスされるセットアソシアティブアドレスに対する最も古く使用された(LRU)ブロックコードを発生するためのLRU論理手段を含む、キャッシュ論理システム。
IPC (2件)：
G06F 12/08 310
, G06F 12/08
