特許

J-GLOBAL ID：200903036022126164

半導体装置およびその製造方法

発明者： 池田 雅延
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2001-203723
公開番号（公開出願番号）：特開2003-017564
出願日： 2001年07月04日
公開日（公表日）： 2003年01月17日
要約：

【要約】【課題】 Cu配線パターンを有する多層配線構造においてストレスマイグレーションを抑制する。【解決手段】 層間絶縁膜中に埋設されたCu配線パターン表面を覆うように低温において第1のSiN膜を拡散防止膜として形成し、その上により高温で第2のSiN膜をエッチングストッパ膜として形成する。

請求項（抜粋）：

基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜中にCu配線パターンを形成する工程と、前記層間絶縁膜上に前記Cu配線パターンを覆うように、非酸化雰囲気中、400°C未満の第1の温度で第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記第1の温度よりも高い第2の温度で第2の絶縁膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/768 ,  H01L 21/314 ,  H01L 21/318 ,  H01L 21/3205

FI (4件)：

H01L 21/314 M ,  H01L 21/318 M ,  H01L 21/90 A ,  H01L 21/88 M

Fターム (47件)：

5F033HH11 ,  5F033HH21 ,  5F033HH25 ,  5F033HH32 ,  5F033JJ11 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033KK11 ,  5F033KK19 ,  5F033MM01 ,  5F033MM02 ,  5F033MM07 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR06 ,  5F033RR08 ,  5F033RR11 ,  5F033RR21 ,  5F033RR24 ,  5F033RR29 ,  5F033SS02 ,  5F033SS03 ,  5F033SS15 ,  5F033VV06 ,  5F033WW03 ,  5F033XX06 ,  5F033XX19 ,  5F058BA20 ,  5F058BD01 ,  5F058BD10 ,  5F058BD18 ,  5F058BF07 ,  5F058BF23 ,  5F058BF27 ,  5F058BF39 ,  5F058BJ02

引用特許：

審査官引用 (1件)

• 半導体装置、その製造方法及び製造装置
  公報種別：公開公報   出願番号：特願2000-185275   出願人：日本電気株式会社