特許
J-GLOBAL ID：200903036114844632

トリプル・ウェル半導体デバイスの静電放電保護回路

発明者：
ジェームス・ピー・ペクイノット

ジェームス・ピー・ペクイノット について

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ジェフリー・エイチ・スローン

ジェフリー・エイチ・スローン について

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ダグラス・ダブリュ・スタウト

ダグラス・ダブリュ・スタウト について

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スティーブン・エイチ・ボールドマン

スティーブン・エイチ・ボールドマン について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレーション

インターナショナル・ビジネス・マシーンズ・コーポレーション について


代理人 (3件)： 坂口 博 ,  市位 嘉宏 ,  上野 剛史
公報種別：公開公報
出願番号（国際出願番号）：特願2003-431428
公開番号（公開出願番号）：特開2004-221569
出願日： 2003年12月25日
公開日（公表日）： 2004年08月05日
要約：
【課題】単独か直列構成かいずれかでトリプル・ウェル半導体デバイスを使用する静電放電保護回路を提供する。【解決手段】半導体デバイスは、好ましくはダイオード接合型構成である。半導体デバイスを直列構成で使用するとき、制御回路を使用してバイアス印加を制御することができる。領域3および3Aは、nドープされ、nドープ領域8まで下方に延びて、p-ドープ領域6を基板領域10から分離するようにリングを形成する。領域3および3Aは、領域6の分離をもたらす他の寸法の絶縁を有することができる。その上、領域3および3Aは、単一の打込み、または異なるエネルギーまたはドーズ量の複数の打込みを使用して形成することができる。領域6は、基板10からの分離を可能にするように、pドープされる。この実施形態では、p-nダイオードの金属学的接合は、p-領域6が領域3、領域3Aおよび領域8に境を接するところに形成される。【選択図】図1
請求項（抜粋）：
第1のドーパントの型の基板と、 前記基板の内部にある、第2のドーパントの型の第1のドープされた領域と、 前記第1のドープされた領域の上にある第2のドープされた領域と、 前記第2のドープされた領域の上にある第3のドープされた領域と、 前記第3のドープされた領域の縁部を画定する縁構造と、 前記第2のドープされた領域を前記基板から隔離する第4の構造とを備える半導体デバイス。
IPC (6件)：
H01L21/822 ,  H01L21/761 ,  H01L21/8238 ,  H01L27/04 ,  H01L27/06 ,  H01L27/092
FI (6件)：
H01L27/04 H ,  H01L27/06 311B ,  H01L27/06 311C ,  H01L27/04 A ,  H01L27/08 321H ,  H01L21/76 J
Fターム (47件)：
5F032AA35 ,  5F032AA45 ,  5F032AA47 ,  5F032AA49 ,  5F032BA02 ,  5F032CA15 ,  5F032CA17 ,  5F032CA18 ,  5F032CA20 ,  5F032DA25 ,  5F038BH04 ,  5F038BH05 ,  5F038BH06 ,  5F038BH13 ,  5F038BH15 ,  5F038BH18 ,  5F038CA02 ,  5F038CA09 ,  5F038CD02 ,  5F038DF01 ,  5F038EZ12 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ16 ,  5F038EZ20 ,  5F048AA02 ,  5F048AA03 ,  5F048AC03 ,  5F048AC04 ,  5F048AC05 ,  5F048BA06 ,  5F048BA12 ,  5F048BA14 ,  5F048BA16 ,  5F048BC16 ,  5F048BE02 ,  5F048BG01 ,  5F048BG02 ,  5F048BG13 ,  5F048BG14 ,  5F048CC06 ,  5F048CC10 ,  5F048CC13 ,  5F048CC15 ,  5F048CC19 ,  5F048CC20
引用特許：
出願人引用 (1件) 審査官引用 (1件)

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