特許
J-GLOBAL ID：200903001556156117
不揮発性半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-091822
公開番号（公開出願番号）：特開2002-043446
出願日： 2001年03月28日
公開日（公表日）： 2002年02月08日
要約：
【要約】【課題】 ゲート負電圧消去方式が適用できると共に、配線形成時のチャージアップダメージ低減効果を確実に得られるようにする。【解決手段】 フラッシュメモリセル11におけるコントロールゲート37は、ワード線デコーダ12と、チャージアップダメージ低減回路14Aと接続されている。チャージアップダメージ低減回路14Aは、陽極がフラッシュメモリセル11のコントロールゲート37と接続され、陰極がNW電圧制御回路13と接続された順方向接続ダイオード14aを含む。NW電圧制御回路13は、順方向接続ダイオード14aを構成するN型ウェルの電位をフラッシュメモリセル11の駆動状態に応じて変更する。
請求項（抜粋）：
半導体基板の上に形成されたフローティングゲート及びコントロールゲートを有するメモリセルと、前記コントロールゲートに接続されたチャージアップダメージ低減回路と、前記チャージアップダメージ低減回路に接続されたダメージ低減回路制御手段とを備え、前記チャージアップダメージ低減回路は、配線形成時に発生する電荷のチャージアップによる前記コントロールゲートの電位を所定の電圧範囲内に制限し、前記ダメージ低減回路制御手段は、前記メモリセルの各動作状態において前記チャージアップダメージ低減回路に電流が流れないように制御することを特徴とする不揮発性半導体記憶装置。
IPC (6件)：
H01L 21/8247
, H01L 27/115
, G11C 16/04
, H01L 27/10 481
, H01L 29/788
, H01L 29/792
H01L 27/10 481
, H01L 27/10 434
, G11C 17/00 623 Z
, H01L 29/78 371
