特許
J-GLOBAL ID：200903036274898429

半導体集積回路及びその設計方法

発明者：
小 林 胤 雄

小 林 胤 雄 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2003-136135
公開番号（公開出願番号）：特開2004-342757
出願日： 2003年05月14日
公開日（公表日）： 2004年12月02日
要約：
【課題】セル面積の縮小が可能な半導体集積回路及びその設計方法を提供する。【解決手段】MOSトランジスタのゲート電極GE121〜GE128をゲートグリッド上に配置するよう規格化することで、図中上下に配置された各MOSトランジスタのゲート電極の間隔にずれが発生せず、パターニングにおける位相矛盾の問題が解消され微細化が実現される。入出力端子I/O121〜I/O128を、ゲートグリッドとメタルピングリッドとの間のずれを考慮して配置する。Nウエル、Pウエルに基板バイアス電位を印加するための拡散層NS121〜NS122、PS121〜PS122を各MOSトランジスタを配置する領域内に基板電位設定セルとして設けることで、電源電圧線、接地電圧線内に基板電位を印加するための不純物拡散層を設ける必要がなく幅d1を縮小することができる。【選択図】 図3
請求項（抜粋）：
少なくとも一つのセルを構成する複数のMOSトランジスタを配置するセル領域と、 前記セル領域の周辺部に一方向に沿って配置された第1の電源線及び第2の電源線とを備え、 前記セル領域内において、前記一方向における第1の間隔を規定するゲートグリッドと、前記一方向における第2の間隔を規定するピングリッドとが設定されており、 前記MOSトランジスタのゲート電極が、前記ゲートグリッドに従って配置されており、 配線層が、前記ピングリッドに従って配置されていることを特徴とする半導体集積回路。
IPC (3件)：
H01L21/82 ,  H01L21/822 ,  H01L27/04
FI (3件)：
H01L21/82 B ,  H01L27/04 A ,  H01L21/82 D
Fターム (26件)：
5F038AV06 ,  5F038CA02 ,  5F038CA06 ,  5F038CA17 ,  5F038CA18 ,  5F038CD02 ,  5F038CD04 ,  5F038EZ09 ,  5F038EZ20 ,  5F064AA04 ,  5F064CC12 ,  5F064DD03 ,  5F064DD16 ,  5F064DD18 ,  5F064DD19 ,  5F064DD25 ,  5F064DD26 ,  5F064DD34 ,  5F064EE09 ,  5F064EE12 ,  5F064EE13 ,  5F064EE14 ,  5F064EE23 ,  5F064EE27 ,  5F064EE51 ,  5F064EE52
引用特許：
審査官引用 (6件)
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