特許

J-GLOBAL ID：200903036298732130

半導体記憶装置

発明者： 岩瀬 平
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-071106
公開番号（公開出願番号）：特開2002-269999
出願日： 2001年03月13日
公開日（公表日）： 2002年09月20日
要約：

【要約】【課題】外部端子数を増やさず、汎用メモリとの互換性を保ちつつ、データ読み出しのレートを改善し、テストに際して所要時間を短縮する。【解決手段】複数ビットのデータを並列出力する複数のデータ出力端子16と、ラッチ回路17と、データ出力端子数の複数倍のビットのデータを並列に読み出す読み出し制御回路(12,13,14)と、アドレス信号の遷移を検知してラッチ制御信号を出力するアドレス遷移検知回路18と、各読み出しサイクルで並列に読み出されたデータをラッチ制御信号に基づいてラッチ回路に保持させ、保持されたデータのうちの複数分の1のデータを当該サイクル中に複数のデータ出力端子に出力し、残りのデータを次回の読み出しサイクルの定められた期間に複数のデータ出力端子に出力するように切換信号に基づいて切換制御する出力制御回路19とを具備する。

請求項（抜粋）：

メモリセルアレイと、複数ビットのデータを並列に出力するための複数のデータ出力端子と、前記メモリセルアレイと複数のデータ出力端子との間に設けられたラッチ回路と、前記メモリセルアレイから前記複数のデータ出力端子の数の複数倍のビットのデータを並列に読み出す読み出し制御回路と、アドレス信号の遷移を検知してラッチ制御信号を出力するアドレス遷移検知回路と、各読み出しサイクルで前記メモリセルアレイから並列に読み出されたデータを前記ラッチ制御信号に応じて前記ラッチ回路に保持させ、この保持されたデータのうちの複数分の1のデータを当該サイクル中に前記複数のデータ出力端子に出力し、残りのデータを次回の読み出しサイクルの定められた期間に前記複数のデータ出力端子に出力するように切換信号に基づいて切換制御する出力制御回路とを具備することを特徴とする半導体記憶装置。

IPC (4件)：

G11C 29/00 673 ,  G01R 31/28 ,  G06F 12/16 330 ,  G11C 17/00

FI (5件)：

G11C 29/00 673 Q ,  G06F 12/16 330 A ,  G11C 17/00 D ,  G01R 31/28 B ,  G01R 31/28 V

Fターム (16件)：

2G132AA09 ,  2G132AB01 ,  2G132AK07 ,  2G132AL09 ,  5B003AC04 ,  5B003AD04 ,  5B003AE04 ,  5B018GA03 ,  5B018JA03 ,  5B018NA04 ,  5B018QA13 ,  5L106AA07 ,  5L106AA15 ,  5L106DD04 ,  5L106DD11 ,  5L106GG04

引用特許：

審査官引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-204907   出願人：日本電気アイシーマイコンシステム株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-067314   出願人：株式会社東芝