特許
J-GLOBAL ID：200903036370829250
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-163953
公開番号（公開出願番号）：特開平5-334867
出願日： 1992年05月29日
公開日（公表日）： 1993年12月17日
要約：
【要約】【目的】 単一のクロックでCPUとDRAMの両方を制御することで制御系の簡略化を計ると共にCPUの高速化に適応する半導体記憶装置を得る。【構成】 単周期のクロック信号CLKと制御信号群R/W、CM、RWL、CE、OEに基づいて動作するアドレス制御手段1、7、8により複数に分割されるメモリセルアレイ17、18に与えられるカラムアドレスを複数に作用させることによりメモリセルアレイ17、18をインターリーブ動作させ、入出力制御手段1により制御される入出力バッファ手段13、14、15、16をパイプライン動作させることにより前記メモリセルアレイ17、18に入出力されるデータを高速化する。
請求項（抜粋）：
互いに独立に構成された複数のメモリセルアレイと、前記各メモリセルアレイにロウアドレスを指定するロウアドレス手段と、前記各メモリセルアレイに、シリアルに、カラムアドレスを指定するカラムアドレス手段と、前記メモリセルアレイへの入出力データを保持する複数の入出力バッファと、クロック信号と制御信号群とに基づき、アドレス信号群を、前記ロウアドレス手段と前記カラムアドレス手段に与える、アドレス制御手段と、前記アドレス制御手段の動作に伴い前記入出力バッファ手段をパイプライン動作させる入出力制御手段と、を備えることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/401
, H01L 27/10 481
