半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-246173
公開番号（公開出願番号）：特開2001-067899
出願日： 1999年08月31日
公開日（公表日）： 2001年03月16日
要約：

【要約】【課題】本発明は、メモリチップのデータ圧縮テスト技術に関し、より少ない配線数で、効率の良いデータ圧縮テストを実現できるようにすることを最も主要な特徴とする。【解決手段】たとえば、16ビットのデータを4ビットに圧縮する場合、少なくとも16個の増幅器22の、一方の出力端子は、16本の信号線(RD0〜RD15)23にそれぞれ接続する。また、各増幅器22の、他方の出力端子は、4本の信号線(bTRD0〜bTRD3)24に4本ずつ接続する。そして、1本の信号線24と、その信号線24につながる、すべての増幅器22が接続された各信号線23との状態を、それぞれ、一致/不一致判定用回路25によって判定する。これにより、たった20本の信号線23,24で、16ビットのデータを4ビットに圧縮できる。

請求項（抜粋）：

複数のワード線と複数のビット線との交点に、それぞれ、メモリセルが設けられてなるセルアレイと、前記メモリセルにそれぞれ接続され、当該メモリセルのデータをセンスする複数のセンスアンプと、前記センスアンプに選択的に接続され、相/補の出力端子をそれぞれに有する複数の増幅器と、前記セルアレイから同時に読み出すべきデータのビット数に応じて設けられ、前記増幅器の相/補の出力端子のいずれか一方がインクリメント接続される複数の第1の信号線と、前記セルアレイから同時に読み出すべきデータの、圧縮されるビット数に応じて設けられ、前記増幅器の相/補の出力端子のいずれか他方がインクリメント接続される複数の第2の信号線と、前記第1,第2の信号線が選択的に接続され、前記セルアレイから同時に読み出すべきデータの一致/不一致を判定する判定回路とを具備したことを特徴とする半導体記憶装置。

IPC (6件)：

G11C 29/00 671 , G11C 11/401 , H01L 27/10 431 , H01L 27/108 , H01L 21/8242 , H03M 7/42

FI (5件)：

G11C 29/00 671 R , H01L 27/10 431 , H03M 7/42 , G11C 11/34 371 A , H01L 27/10 681 G

Fターム (20件)：

5B024AA07 , 5B024AA15 , 5B024BA09 , 5B024BA29 , 5B024CA07 , 5B024CA17 , 5F083AD00 , 5F083GA09 , 5F083LA03 , 5F083LA09 , 5J064AA02 , 5J064BC01 , 5J064BC03 , 5J064BC14 , 5J064BC19 , 5J064BC25 , 5J064BD03 , 5L106AA01 , 5L106DD02 , 5L106GG01

引用特許：

審査官引用 (3件)

半導体記憶装置
公報種別：公開公報出願番号：特願平8-136935 出願人：三菱電機株式会社
特開平4-212799
特開平4-212799

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