特許
J-GLOBAL ID：200903036657073300

プログラマブル論理回路およびそのクロック制御方法

発明者：
熊本 乃親

熊本 乃親 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 真田 有
公報種別：公開公報
出願番号（国際出願番号）：特願2001-374670
公開番号（公開出願番号）：特開2003-174358
出願日： 2001年12月07日
公開日（公表日）： 2003年06月20日
要約：
【要約】【課題】 プログラマブル論理回路において、クロックスキューを発生させることなく回路の処理速度を保ちつつ、回路全体としての十分な省電力化ないし発熱量の低減を図る。【解決手段】 論理演算処理を行なう複数の論理ブロック1と、各論理ブロック1間を接続するための配線2と、配線2による配線状態をプログラムにより設定変更しうる配線変更手段3と、各論理ブロック1に対して動作タイミングを与えるクロック信号を供給するための、配線2から独立したクロックネット4と、複数の論理ブロック1のうちの非動作論理ブロック1への上記クロック信号の供給を停止させるように各論理ブロック1へのクロック信号の供給/停止を動的に切替制御するクロック制御手段5,5-1〜5-5とをそなえて構成する。
請求項（抜粋）：
論理演算処理を行なう複数の論理ブロックと、各論理ブロック間を接続するための配線と、該配線による各論理ブロック間の配線状態をプログラムにより設定変更しうる配線変更手段と、各論理ブロックに対して動作タイミングを与えるクロック信号を供給するための、該配線から独立したクロックネットと、該複数の論理ブロックのうちの非動作論理ブロックへの上記クロック信号の供給を停止させるように各論理ブロックへの上記クロック信号の供給/停止を動的に切替制御するクロック制御手段とをそなえて構成されたことを特徴とする、プログラマブル論理回路。
IPC (4件)：
H03K 19/177 ,  H01L 21/82 ,  H01L 21/822 ,  H01L 27/04
FI (3件)：
H03K 19/177 ,  H01L 27/04 F ,  H01L 21/82 A
Fターム (17件)：
5F038AV13 ,  5F038CA04 ,  5F038CD06 ,  5F038DF08 ,  5F038DF17 ,  5F038EZ20 ,  5F064AA08 ,  5F064BB19 ,  5F064EE08 ,  5F064EE47 ,  5F064EE54 ,  5F064FF04 ,  5F064FF36 ,  5J042BA10 ,  5J042CA02 ,  5J042CA15 ,  5J042DA02
引用特許：
審査官引用 (3件)

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