特許

J-GLOBAL ID：200903036692694805

半導体試験装置および方法

発明者： 塚本 晃章
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-217386
公開番号（公開出願番号）：特開2001-043696
出願日： 1999年07月30日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】 被測定デバイス(DUT)の信号ピン数がDUTブロックのテスタピン数を上回っている場合でも、DUTの同時測定数を向上させ、試験の効率化を図る。【解決手段】 配線割り振り部7によってDUTブロックA、C、DのI/OピンをDUT81、82、83のデータ信号ピンに割り当て、DUTブロックA、C、Dに割り振られなかったDUT81、82、83のデータ信号ピンをDUTブロックBのI/Oピンに振り分けて配線する。そしてDUTブロックA、C、DのI/Oピンの判定結果13、18、19をデータ格納メモリ4に格納し、DUTブロックBのI/Oピンの判定結果を論理変数格納メモリ9に格納する。論理回路5において各DUTブロックのI/Oピンの判定結果10、11、12を各DUTごとの判定結果に変換し、各DUTごとの判定結果を出力する。

請求項（抜粋）：

複数の被測定デバイスを同時に測定可能な半導体試験装置において、複数の均等なブロックから構成されており、前記各被測定デバイスの信号ピンからの出力信号を前記各ブロックのテスタピンから入力し、前記出力信号と前記出力信号の期待値とを照合して、該照合結果を前記各ブロックのテスタピンの判定結果として出力する測定手段と、前記被測定デバイスの信号ピン数が前記ブロックのテスタピン数を上回っている場合に、1つの前記ブロックにつき1つの前記被測定デバイスを割り振って前記各被測定デバイスの信号ピンを前記各ブロックのテスタピンに配線し、前記各被測定デバイスをいくつかのグループにまとめ、該グループに属する前記各被測定デバイスの信号ピンのうち前記各ブロックのテスタピンに配線されなかった全ての信号ピンを前記各グループごとに前記各被測定デバイスに割り振られたブロックとは別の各ブロックのテスタピンに割り振って配線する配線割り振り手段と、前記各ブロックのテスタピンの判定結果を格納する判定結果格納手段と、前記別の各ブロックのテスタピンの判定結果を格納する前記判定結果格納手段の領域を消去することにより、前期判定結果格納手段からの前記別の各ブロックのテスタピンの判定結果の出力を無効にする判定結果消去手段と、前記別の各ブロックのテスタピンの判定結果を論理変数に合成して、前記論理変数を格納する論理変数格納手段と、前記判定結果格納手段に格納された前記各ブロックのテスタピンの判定結果および前記論理変数格納手段に格納された前記別の各ブロックのテスタピンの判定結果を入力とし、前記各被測定デバイスのうちのある被測定デバイスに対して割り振られたブロックのテスタピンおよび前記別の各ブロックのテスタピンのうち前記ある被測定デバイスの信号ピンが割り振られたテスタピンの判定結果が全て合格であれば前記ある被測定デバイスの判定結果を合格とし、前記各被測定デバイスのうちのある被測定デバイスに対して割り振られたブロックのテスタピンおよび前記別のブロックのテスタピンのうち前記ある被測定デバイスの信号ピンが割り振られたテスタピンの判定結果の中に1つでも不合格があれば前記ある被測定デバイスの判定結果を不合格とし、前記各被測定デバイスごとの判定結果を出力する論理演算手段とを有することを特徴とする半導体試験装置。

IPC (2件)：

G11C 29/00 651 ,  G01R 31/28

FI (3件)：

G11C 29/00 651 P ,  G01R 31/28 Y ,  G01R 31/28 B

Fターム (12件)：

2G032AA01 ,  2G032AA07 ,  2G032AE06 ,  2G032AE10 ,  2G032AE11 ,  2G032AF02 ,  2G032AK15 ,  2G032AL11 ,  5L106DD01 ,  5L106DD24 ,  5L106DD25 ,  5L106GG02

引用特許：

審査官引用 (1件)

• 半導体試験装置
  公報種別：公開公報   出願番号：特願平11-023168   出願人：安藤電気株式会社