特許

J-GLOBAL ID：200903036751701403

半導体装置の製造方法

発明者： 宮田 雅弘 ,  江澤 弘和
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-187470
公開番号（公開出願番号）：特開平10-032208
出願日： 1996年07月17日
公開日（公表日）： 1998年02月03日
要約：

【要約】【課題】 レジストが付いた半導体装置を電界鍍金するため、鍍金浴がレジストにより汚染される。また、半田バンプを形成した後に、強い酸化力を有するエッチング液でバリアメタル等をエッチングするため、半田バンプにダメージが入る。【解決手段】 Ni層7bを選択的にエッチングし、露出された密着層Ti上に酸化膜8を形成する。その後、レジストを除去し、半田電界鍍金処理によりNi層7b上に選択的に半田6を析出させる。

請求項（抜粋）：

半導体基板上の絶縁膜上に設けられたパッド電極上に、前記パッド電極との密着層である第1の金属層と、バリア層であり半田との密着層である第2の金属層を順次形成する工程と、前記第2の金属層上にレジストを塗布し、前記パッド電極上に前記レジストが残存するようにパターニングを行い、前記レジストをマスクとして前記第2の金属層を酸化力の強いエッチング液によりエッチングし、前記第1の金属層の露出された表面に酸化膜を形成する工程と、前記レジストを除去する工程と、半田電界鍍金処理により前記第2の金属層上に選択的に半田を析出させる工程と、前記半田をマスクとして前記第1の金属層をエッチングする工程とを具備することを特徴とする半導体装置の製造方法。

FI (3件)：

H01L 21/92 604 Q ,  H01L 21/92 603 D ,  H01L 21/92 604 B

引用特許：

審査官引用 (2件)

• 半導体装置の製法
  公報種別：公開公報   出願番号：特願平4-291679   出願人：ローム株式会社
• 突起電極の形成方法
  公報種別：公開公報   出願番号：特願平6-332509   出願人：カシオ計算機株式会社