半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-087381
公開番号（公開出願番号）：特開平11-288600
出願日： 1998年03月31日
公開日（公表日）： 1999年10月19日
要約：

【要約】【課題】ビット線イコライズ回路を隣り合うセルアレイで共有しイコライズ不良を短いテスト時間で効果的にスクリーニングする半導体記憶装置を提供する。【解決手段】左右二つのセルアレイARY-RとARY-Lに関し、センスアンプ回路部S/Aとビット線対のイコライズ回路部EQ及びデータの入出力に関係するDQゲート回路部DQCは共有される。φT ゲートTr1L,Tr2L,Tr1R,Tr2Rは、イコライズ期間とは別のモードに応じてセルアレイARY-L(またはARY-R)の選択されたメモリセルへのビット線電位の伝達時に、セルアレイARY-R(またはARY-L)に繋がるビット線にもそのビット線電位が伝達されるように制御される。

請求項（抜粋）：

それぞれロウ、カラムのアドレスを有するマトリクス状に配置されたメモリセルを含み少なくとも2つのブロック毎にレイアウトされた第1、第2のメモリセルアレイと、前記第1、第2のメモリセルアレイ間に設けられ、この第1、第2のメモリセルアレイに関し共有されるセンスアンプ回路部とビット線対のイコライズ回路部及びデータ入出力に関係する伝送制御回路部とを含む共有回路と、前記共有回路と前記第1のメモリセル側とでビット線の分離/接続を制御するものであって、少なくとも所定の制御命令に応じ前記第2のメモリセル側の選択されたメモリセルに対するビット線電位伝達時に前記第1のメモリセル側のビット線にも前記ビット線電位が伝達されるように制御される第1のスイッチ回路と、前記共有回路と前記第2のメモリセル側とでビット線の分離/接続を制御するものであって、少なくとも前記所定の制御命令に応じ前記第1のメモリセル側の選択されたメモリセルに対するビット線電位伝達時に前記第2のメモリセル側のビット線にも前記ビット線電位が伝達されるように制御される第2のスイッチ回路とを具備したことを特徴とする半導体記憶装置。

IPC (4件)：

G11C 29/00 671 , G01R 31/28 , G11C 11/409 , G11C 11/401

FI (4件)：

G11C 29/00 671 M , G01R 31/28 B , G11C 11/34 353 F , G11C 11/34 371 A

引用特許：

審査官引用 (2件)

特開平3-137889
半導体記憶装置
公報種別：公開公報出願番号：特願平9-115598 出願人：三菱電機株式会社, 三菱電機エンジニアリング株式会社

前のページに戻る