特許
J-GLOBAL ID：200903036760957216
ナンド型フラッシュメモリ素子及びその駆動方法
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願2000-371575
公開番号（公開出願番号）：特開2001-176284
出願日： 2000年12月06日
公開日（公表日）： 2001年06月29日
要約：
【要約】【課題】 ナンド型フラッシュメモリ素子及びその駆動方法を提供する。【解決手段】 ナンド型フラッシュメモリ素子は第1、第2セルブロックB1、B2から構成されたセルアレイ領域100bと、セルアレイ領域100bを駆動させるロウデコーダ300bとを含む。ロウデコーダ300bは第1、第2セルブロックB1、B2と各々接続された第1、第2ブロック駆動部310a、310bを含み、第1ブロック駆動部310aはワード駆動トランジスタWDT11、WDT12、WDT13、...、WDT1nを具備する。奇数番目のワード駆動トランジスタWDT11、WDT13、...のゲート電極は第1駆動制御ラインDCL11と接続され、偶数番目のワード駆動トランジスタWDT12、...のゲート電極は第2駆動制御ラインDCL12と接続される。第2ブロック駆動部310bも第1ブロック駆動部310aと同じ構成である。
請求項（抜粋）：
m本のビットラインを共有する複数のセルブロックを有し、前記各セルブロックはストリング選択ライン、n本のワードラインならびに接地選択ラインを含むセルアレイ領域と、前記複数のセルブロックと各々接続された複数のブロック駆動部、前記複数のブロック駆動部と接続されたストリング制御ライン、n本のワード制御ラインならびに接地制御ラインを有するロウデコーダとを備えるナンド型フラッシュメモリ素子であって、前記各ブロック駆動部は、前記各セルブロックのストリング選択ラインと前記ストリング制御ラインとの間に介在するストリング駆動トランジスタと、前記各セルブロックのn本のワードラインと前記n本のワード制御ラインとの間に介在するn個のワード駆動トランジスタと、前記各セルブロックの接地選択ラインと前記接地制御ラインとの間に介在する接地駆動トランジスタと、前記n個のワード駆動トランジスタのうち奇数番目のワード駆動トランジスタのゲート電極と接続された第1駆動制御ラインと、前記n個のワード駆動トランジスタのうち偶数番目のワード駆動トランジスタのゲート電極と接続された第2駆動制御ラインとを含むことを特徴とするナンド型フラッシュメモリ素子。
IPC (7件)：
G11C 16/06
, G11C 16/04
, H01L 21/8247
, H01L 27/115
, H01L 27/10 481
, H01L 29/788
, H01L 29/792
H01L 27/10 481
, G11C 17/00 633 D
, G11C 17/00 622 E
, H01L 27/10 434
, H01L 29/78 371
