半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリ

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-311041
公開番号（公開出願番号）：特開平11-224492
出願日： 1998年10月30日
公開日（公表日）： 1999年08月17日
要約：

【要約】【課題】チップコストの増加やアドレス入力の複雑化を招くことなく、消去時間、書き込み時間及びテスト時間等を短縮できる半導体記憶装置を提供する。【解決手段】電気的に書き換え可能なメモリセルのデータの消去、書き込み及びテスト等の際、ブロック選択手段21,22,23に消去するブロックサイズBS1〜BS10と一組のブロックアドレスBS,A1〜A10を入力し、ロウデコーダ15を制御して前記ブロックアドレスを先頭アドレスとする複数のアドレスを多重選択することを特徴とする。連続する複数のブロックを同時に選択して複数のブロック内のメモリセルのデータを同時に消去、書き込み及びテストできる。チップの外部からブロックサイズを入力するので自由にブロックサイズを設定できる。また、任意のブロックアドレスを記憶するブロック・アドレス・レジスタを設ける必要がないので、チップサイズを縮小でき、チップコストを低減できる。

請求項（抜粋）：

メモリセルがマトリックス配列されたメモリセルアレイと、前記メモリセルアレイ中の各メモリセルが行毎に接続されたワード線と、前記メモリセルアレイ中の各メモリセルが列毎に接続されたデータ線と、前記ワード線を選択する行選択手段と、前記データ線を選択する列選択手段と、制御データをラッチするラッチ手段を有し、アドレス信号に基づいて相補信号を生成し、前記相補信号の複数の組み合わせで前記メモリセルアレイ中の1つのアドレスを指定する内部アドレス信号生成手段と、外部からの制御により、前記ラッチ手段に選択的に制御データをラッチさせるデータ設定手段と、前記ラッチ手段にラッチされている制御データに応じて、前記内部アドレス信号生成手段から出力される相補信号を同一論理レベルに設定する内部アドレス信号設定手段とを具備することを特徴とする半導体記憶装置。

IPC (5件)：

G11C 16/02 , H01L 27/115 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (4件)：

G11C 17/00 601 T , G11C 17/00 612 F , H01L 27/10 434 , H01L 29/78 371

引用特許：

審査官引用 (5件)

不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平3-342807 出願人：株式会社東芝
不揮発性メモリ
公報種別：公開公報出願番号：特願平7-050092 出願人：富士フイルムマイクロデバイス株式会社, 富士写真フイルム株式会社
フラッシュ・メモリ
公報種別：公開公報出願番号：特願平4-006756 出願人：富士通株式会社

全件表示

前のページに戻る