特許

J-GLOBAL ID：200903036769106146

半導体記憶装置およびその製造方法

発明者： 中尾 広宣
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-338269
公開番号（公開出願番号）：特開2003-142609
出願日： 2001年11月02日
公開日（公表日）： 2003年05月16日
要約：

【要約】【課題】 フローティングゲートの微細化を図り、かつ層間容量膜の形成を容易にする半導体記憶装置の製造方法を提供することを課題とする。【解決手段】 半導体基板上に形成されたソース領域とドレイン領域との間の前記半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートが第1導電膜と第2導電膜より積層構造に形成され、前記フローティングゲート上に層間容量膜を介して形成されたコントロールゲートとを備えたメモリセルより構成される半導体記憶装置により、上記の課題を解決する。

請求項（抜粋）：

半導体基板上にトンネル酸化膜を介して、上下2層からなるフローティングゲート、層間容量膜およびコントロールゲートが順次形成されたメモリセルをマトリクス状に配置した半導体記憶装置の製造方法において、(A)前記半導体基板上に素子分離領域を形成し、活性領域にトンネル酸化膜を形成する工程、(B)前記半導体基板上に、下層フローティングゲートとなる第1導電膜を形成する工程、(C)前記第1導電膜を前記素子分離領域が露出するまで後退させ、得られた基板上の全面に、上層フローティングゲートとなる第2導電膜を形成し、該第2導電膜を第1導電膜上に残存するようにパターニングする工程、(D)前記第1導電膜および第2導電膜をマスクにして素子分離領域を後退させる工程、および(E)得られた基板上の全面に層間容量膜を形成し、続いて第3導電膜を形成し、第3導電膜、層間容量膜、第2導電膜および第1導電膜を順次パターニングして、コントロールゲート、層間容量膜およびフローティングゲートからなるメモリセルを形成する工程を含むことを特徴とする半導体記憶装置の製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (39件)：

5F083EP04 ,  5F083EP13 ,  5F083EP23 ,  5F083EP27 ,  5F083EP55 ,  5F083EP56 ,  5F083EP62 ,  5F083EP67 ,  5F083GA09 ,  5F083GA22 ,  5F083HA06 ,  5F083JA04 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA53 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083PR05 ,  5F083PR07 ,  5F083PR29 ,  5F083PR36 ,  5F083PR40 ,  5F101BA05 ,  5F101BA07 ,  5F101BA12 ,  5F101BA17 ,  5F101BA19 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD06 ,  5F101BD35 ,  5F101BH09 ,  5F101BH13 ,  5F101BH14 ,  5F101BH19

引用特許：

審査官引用 (2件)

• 不揮発性半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2000-063714   出願人：シャープ株式会社
• 不揮発性半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-195786   出願人：株式会社東芝