特許

J-GLOBAL ID：200903036823814402

半導体記憶装置およびそのテスト方法

発明者： 半治 彦士 ,  松井 康浩
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2002-311297
公開番号（公開出願番号）：特開2004-146001
出願日： 2002年10月25日
公開日（公表日）： 2004年05月20日
要約：

【課題】各メモリセルが正常か否かを容易にテストすることが可能な半導体記憶装置を提供する。【解決手段】この同期型SRAMは、テストモード時にバースト長分(4つ)のデータ信号D0〜D3を順次出力するレジスタRGと、レジスタRGの出力データ信号D0〜D3をメモリアレイ7に与えてバースト書込させるとともに、バースト書込よりも1クロックサイクル遅れてバースト読出されたデータ信号Q0〜Q4をIOバッファ8を介して外部に出力させる転送回路11とを備える。したがって、書込用のデータ信号を別途与える必要がなく、アドレス信号の数が少なくて済むので、テストの簡単化を図ることができる。【選択図】 図11

請求項（抜粋）：

クロック信号に同期して動作する半導体記憶装置であって、 複数のメモリセル、 各メモリセルが正常か否かをテストするテストモード時に、予め書込まれたN個(但し、Nは2以上の整数である)のデータ信号を1つずつ順次出力するレジスタ、 アドレス信号に従って、前記複数のメモリセルのうちのいずれかN個のメモリセルを1つずつ順次選択するデコーダ、 前記レジスタから出力されるN個のデータ信号をそれぞれ前記デコーダによって選択されるN個のメモリセルに順次書込む書込回路、および 前記書込回路よりもM(但し、Mは1以上N-1以下の整数である)クロックサイクルだけ遅延して動作し、前記デコーダによって選択されるN個のメモリセルのデータ信号を順次読出す読出回路を備える、半導体記憶装置。

IPC (3件)：

G11C29/00 ,  G01R31/28 ,  G11C11/413

FI (5件)：

G11C29/00 671Z ,  G11C11/34 341D ,  G11C11/34 J ,  G01R31/28 B ,  G01R31/28 V

Fターム (24件)：

2G132AA08 ,  2G132AC03 ,  2G132AG08 ,  2G132AK07 ,  2G132AK09 ,  2G132AK15 ,  2G132AL09 ,  5B015HH02 ,  5B015KB35 ,  5B015KB44 ,  5B015KB45 ,  5B015KB49 ,  5B015KB84 ,  5B015KB92 ,  5B015MM07 ,  5B015NN03 ,  5B015PP01 ,  5B015QQ18 ,  5L106AA01 ,  5L106DD00 ,  5L106DD22 ,  5L106EE02 ,  5L106FF04 ,  5L106GG03

引用特許：

出願人引用 (2件)

• 特開平4-145382
  
• 半導体メモリ用のメインアンプ回路、半導体メモリ、および半導体メモリの製造方法
  公報種別：公開公報   出願番号：特願平9-133841   出願人：株式会社日立製作所