特許

J-GLOBAL ID：200903036857168194

半導体集積回路のレイアウト検証方法および検証プログラム

発明者： 脇田 伸一
出願人/特許権者： NECマイクロシステム株式会社
代理人 (1件)： 机 昌彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-144818
公開番号（公開出願番号）：特開2003-337843
出願日： 2002年05月20日
公開日（公表日）： 2003年11月28日
要約：

【要約】【課題】検証済のレイアウトパタンデータに部分的に変更を加えたときのDRC検証の時間を大幅に短縮する。【解決手段】ステップS12で変更前のレイアウトパタンデータと変更後のレイアウトパタンデータとの不一致部分を変更領域として抽出する。次にステップS13で変更領域の外形を外側に向けて所定の寸法分だけ拡大して検証対象領域を設定する。次にステップS14で検証対象領域のDRCを実行し、ステップS15でDRC結果7を出力する。エラーがあった場合には、変更領域内のレイアウトパタンのみに関係するエラーおよび変更領域内のレイアウトパタンと変更領域外のレイアウトパタンとの両方に関係するエラーを真のエラーとして選別する。

請求項（抜粋）：

検証済のレイアウトパタンデータを部分的に変更した場合の半導体集積回路のレイアウト検証方法において、変更前のレイアウトパタンデータと変更後のレイアウトパタンデータとを比較し両レイアウトパタンデータの不一致部分を変更領域として抽出する第1の手順と、前記変更領域の外形を外側に向けて所定の寸法分だけ拡大して検証対象領域として設定する第2の手順と、前記検証対象領域内のレイアウトパタンデータに対してデザインルールチェックを実行しエラーがあればエラーパタンに対応するエラー情報を生成する第3の手順とを備えることを特徴とする半導体集積回路のレイアウト検証方法。

IPC (3件)：

G06F 17/50 666 ,  G06F 17/50 674 ,  H01L 21/82

FI (3件)：

G06F 17/50 666 C ,  G06F 17/50 674 ,  H01L 21/82 C

Fターム (8件)：

5B046AA08 ,  5B046BA04 ,  5B046JA01 ,  5F064DD08 ,  5F064HH09 ,  5F064HH10 ,  5F064HH11 ,  5F064HH15

引用特許：

審査官引用 (2件)

• レイアウト検証方法および装置
  公報種別：公開公報   出願番号：特願平7-301155   出願人：株式会社日立製作所
• 特開平4-344979