特許
J-GLOBAL ID：200903036864598099

半導体集積回路装置およびpチャネルMOSトランジスタ

発明者：
島 昌司

島 昌司 について

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島宗 洋介

島宗 洋介 について

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畑田 明良

畑田 明良 について

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片上 朗

片上 朗 について

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田村 直義

田村 直義 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-066028
公開番号（公開出願番号）：特開2006-253317
出願日： 2005年03月09日
公開日（公表日）： 2006年09月21日
要約：
【課題】 pチャネルMOSトランジスタの動作速度を向上させる。【解決手段】 pチャネルMOSトランジスタのチャネル領域両側にSiGe混晶層をエピタキシャルに形成し、前記チャネル領域に一軸性圧縮応力を発生させる。さらにゲート電極をゲート側壁絶縁膜を介して、圧縮応力を蓄積した圧縮応力膜により覆い、前記チャネル領域に面内圧縮応力を、さらに印加する。【選択図】 図3
請求項（抜粋）：
第1の素子領域と第2の素子領域とを画成されたシリコン基板と、 前記第1の素子領域上に形成されたnチャネルMOSトランジスタと、 前記第2の素子領域上に形成されたpチャネルMOSトランジスタとよりなる半導体集積回路装置であって、 前記nチャネルMOSトランジスタは、 第1の側壁絶縁膜を両側壁面上に有する第1のゲート電極と、 前記第1の素子領域中、前記第1の側壁絶縁膜の外側に形成されたn型ソースおよびドレイン拡散領域を含み、 前記pチャネルMOSトランジスタは、 第2の側壁絶縁膜を両側壁面上に有する第2のゲート電極と、 前記第2の素子領域中、前記第2の側壁絶縁膜の両側に形成されたp型ソースおよびドレイン拡散領域と、 前記第2の素子領域中、前記第2の側壁絶縁膜の両側に、それぞれ前記p型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第1および第2のSiGe混晶層領域と を含み、 前記第1の素子領域には、前記シリコン基板の表面および前記第1の側壁絶縁膜を連続して覆うように、引張り応力を蓄積した引張り応力膜が形成されており、 前記第2の素子領域には、前記シリコン基板の表面および前記第2の側壁絶縁膜を連続して覆うように、圧縮応力を蓄積した圧縮応力膜が形成されていることを特徴とする半導体集積回路装置。
IPC (3件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 29/78
FI (2件)：
H01L27/08 321E ,  H01L29/78 301S
Fターム (41件)：
5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BC15 ,  5F048BC18 ,  5F048BE03 ,  5F048BF06 ,  5F048BF16 ,  5F048BG13 ,  5F048DA23 ,  5F140AA01 ,  5F140AA24 ,  5F140AB03 ,  5F140AC01 ,  5F140AC28 ,  5F140BA01 ,  5F140BD09 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BH06 ,  5F140BH15 ,  5F140BH27 ,  5F140BJ08 ,  5F140BJ11 ,  5F140BJ27 ,  5F140BK02 ,  5F140BK11 ,  5F140BK13 ,  5F140BK18 ,  5F140BK25 ,  5F140BK27 ,  5F140CB04 ,  5F140CC08
引用特許：
出願人引用 (2件)

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