半導体記憶装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：伊藤洋二
公報種別：公開公報
出願番号（国際出願番号）：特願平8-299053
公開番号（公開出願番号）：特開平10-144809
出願日： 1996年11月11日
公開日（公表日）： 1998年05月29日
要約：

【要約】【課題】半導体記憶装置において、電界緩和層の周辺やソース、ドレインの下層部に形成される高濃度の導電型領域による影響を無くし、スイッチング速度の低下を抑制しつつ、書き込み速度の向上を図る。【解決手段】 P型半導体基板1に形成されたソース6a、ドレイン6bと、2層ゲートとなるフローティングゲート3、コントロールゲート5と、電界緩和層7と電界緩和層7のチャネル側領域及び電界緩和層7の底面に接する領域に形成されるP型領域8を備えた半導体記憶装置において、前記P型領域8のうち、電界緩和層7の底面に接するP型領域8bを、電界緩和層7のチャネル領域側に形成されたP型領域8aよりも不純物濃度が低くなるようにする。

請求項（抜粋）：

第1導電型の半導体基板(1)の表層部に形成された第2導電型のソース(6a)、ドレイン(6b)と、前記ソース(6a)、ドレイン(6b)間のチャネル領域の上部にゲート絶縁膜(2、4)を介して形成された2層ゲート電極(3、5)と、前記ドレイン(6b)の前記チャネル領域側に形成された第2導電型の電界緩和層(7)と、前記電界緩和層(7)の前記チャネル領域側に形成され、前記半導体基板(1)よりも不純物濃度の高い第1導電型領域(8a)を有し、前記電界緩和層(7)の底面に接する第1導電型領域(8b)は、前記電界緩和層(7)の前記チャネル領域側に形成された前記第1導電型領域(8a)よりも正味の不純物濃度が低くなっていることを特徴とする半導体記憶装置。

IPC (7件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , G11C 16/04 , H01L 27/115 , H01L 29/78 , H01L 21/336

FI (5件)：

H01L 29/78 371 , G11C 17/00 621 A , H01L 27/10 434 , H01L 29/78 301 S , H01L 29/78 301 L

引用特許：

審査官引用 (3件)

特開平4-003983
不揮発性半導体記憶装置の製造方法
公報種別：公開公報出願番号：特願平4-230163 出願人：日本電気株式会社
特開平4-003983

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