特許
J-GLOBAL ID：200903037038497533

半導体素子のキャパシタ形成方法

発明者：
イ キュウ リュウ

イ キュウ リュウ について


出願人/特許権者：
ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド

ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド について


代理人 (1件)： 谷 義一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-108754
公開番号（公開出願番号）：特開平7-099292
出願日： 1994年05月23日
公開日（公表日）： 1995年04月11日
要約：
【要約】 (修正有)【目的】 電荷貯蔵容量の増加と共に、素子の信頼性を向上させる半導体素子のキャパシタ形成方法を提供する。【構成】 半導体素子のキャパシタ形成方法は、トランジスター全体構造上部に酸化膜27を塗布して平坦化する段階と、活性領域26,26′を露出させる酸化膜蝕刻を施してコンタクトホールを形成し、上記コンタクトホールとコンタクトを成す伝導性ポリシリコン膜29を全体構造上部に形成する段階と、上記ポリシリコン膜上に多数のスペーサー酸化膜25を形成する段階と、上記ポリシリコン膜29の一部厚さを蝕刻すると、上記多数個で形成されたスペーサー酸化膜25を蝕刻マスクとして伝導性ポリシリコン膜を蝕刻することにより、電荷貯蔵電極を形成すると、上記電荷貯蔵電極上部に誘電膜36とプレート電極37を形成する段階とを有する。
請求項（抜粋）：
半導体素子のキャパシタ形成方法において、トランジスター全体構造の上部に絶縁膜を塗布して平坦化する段階と、電荷貯蔵電極を形成するために活性領域を露出させる絶縁膜蝕刻を施してコンタクトホールを形成し、前記コンタクトホールとコンタクトを成す伝導性ポリシリコン膜を前記トランジスト全体構造上部に形成する段階と、前記ポリシリコン膜上に多数のスペーサー酸化膜を形成する段階と、所定大きさからなる前記電荷貯蔵電極を形成することができるよう前記ポリシリコン膜の一部厚さを蝕刻する段階と、前記多数のスペーサー酸化膜を蝕刻マスクとして前記伝導性ポリシリコン膜を蝕刻することにより前記電荷貯蔵電極を形成する段階と、前記電荷貯蔵電極上部に誘電膜とプレート電極を形成する段階とを有することを特徴とする半導体素子のキャパシタ形成方法。
IPC (3件)：
H01L 27/108 ,  H01L 21/822 ,  H01L 27/04
引用特許：
審査官引用 (4件)
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