薄膜電界効果トランジスタおよびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：小池晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-124846
公開番号（公開出願番号）：特開平7-335887
出願日： 1994年06月07日
公開日（公表日）： 1995年12月22日
要約：

【要約】【目的】 SOI基板上に作製される薄膜電界効果トランジスタ(薄膜FET)において、チャネル領域内の少数キャリア蓄積による閾値電圧Vthの変動やソース-ドレイン間耐圧の劣化を防止する。【構成】ソース領域の禁止帯幅をチャネル領域から遠ざかるにつれて縮小し、かつその禁止帯の最大幅をチャネル領域の禁止帯幅BGch以下とする。NMOS-FETの場合、ソース領域のポテンシャルの傾きにより発生するドリフト電界の寄与でホールの移動度が高まるので、ドレイン端で衝突イオン化により発生したホールH2 がソース領域へ流出し易くなり、よってチャネル領域内でのホール蓄積が防止される。上記のポテンシャルの傾きは、通常のLDDプロセスを応用したGeの2段階イオン注入を行い、Geの水平方向濃度分布を付与することで形成可能である。

請求項（抜粋）：

絶縁性基板上の半導体薄膜に形成され、ソース領域の禁止帯幅がチャネル領域から遠ざかるにつれて縮小されてなる薄膜電界効果トランジスタ。

引用特許：

審査官引用 (2件)

特開平4-313242
MIS型トランジスタ
公報種別：公開公報出願番号：特願平3-305712 出願人：キヤノン株式会社

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