特許
J-GLOBAL ID：200903037169321023
突入電流スルー制御システムおよび方法
発明者：
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2005-301695
公開番号（公開出願番号）：特開2006-121691
出願日： 2005年10月17日
公開日（公表日）： 2006年05月11日
要約：
【課題】活性なバックプレーンに挿入可能な回路基板に電力を供給するために設けられたFETまたは他のトランジスタ素子を制御するための回路および方法であって、突入電流のスルーレートの制御を可能にする。【解決手段】FET制御回路は、所定の態様で可変である入力信号に応答して、上記入力信号に対応する出力信号を形成するように上記FETを制御するためのFET制御信号を生成する。上記制御回路は、上記FET制御信号が上記FETを制御するのに十分なレベルに到達したときに上記出力における制御不可能なステップが生じることを防ぐように構成される。一実施例では、上記FET制御信号と、上記FETの制御端子を充電するための電流に対応し得る基準値とを比較するための比較器が設けられ、上記FET制御信号が上記基準値を超過するまで上記入力信号が変化することを防ぐ。【選択図】図5
請求項（抜粋）：
電界効果トランジスタ(FET)に関連した突入電流のスルーレートを制限するためのシステムであって、入力信号の変動に従って可変であるFETの出力における信号を生成し、出力電流における制御不可能なステップがスタートアップの際に生じる傾向を有し、前記システムは、
入力信号に応答して、FETを制御するためのFET制御信号を生成するための制御回路と、
FET制御信号がFETを制御するのに十分なレベルに到達したときに出力における制御不可能なステップが生じることを防ぐように構成された回路とを備える、システム。
IPC (2件)：
FI (2件)：
H03K17/08 C
, H03K17/687 A
5J055AX10
, 5J055AX34
, 5J055AX64
, 5J055BX16
, 5J055CX07
, 5J055DX12
, 5J055DX22
, 5J055EX07
, 5J055EY01
, 5J055EY21
, 5J055EZ03
, 5J055EZ09
, 5J055FX04
, 5J055FX12
, 5J055FX19
, 5J055GX01
, 5J055GX02
