エラーレート判定方法と半導体集積回路装置

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：徳若光政
公報種別：公開公報
出願番号（国際出願番号）：特願2000-207717
公開番号（公開出願番号）：特開2002-025299
出願日： 2000年07月10日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】信頼性の高いデータのエラーレートの判定方法とダイナミック型メモリセルを用いたメモリ回路での高い信頼性を確保しつつ情報保持動作の低消費電力化を実現した半導体集積回路装置を提供する。【解決手段】情報保持モードのときに起動されて、ダイナミック型メモリ回路に保持された複数のデータを読み出して誤り検出訂正用の検査ビットを生成して追加メモリ回路に記憶させ、ECC回路により一定のリフレッシュ周期で上記複数のデータとそれに対応した検査ビットを読み出して誤り検出と訂正を行ない、誤りのないことの第1検出信号を積算し、誤りのあることの第2検出信号を上記第1検出信号よりも大きな重みを持って、しかも第1積算を減ずるように積算させ、その積算量が一定の量を超えたときに上記リフレッシュ周期を所定の時間だけ長くし、上記積算量が一定量より少なくなったときに上記リフレッシュ周期を所定時間だけ短くするエラーレート選定回路を設ける。

請求項（抜粋）：

複数のデータとそれに対応した検査ビットを用いて誤り検出動作を行ない、誤りのないことの第1検出信号を第1方向に積算し、誤りのあることの第2検出信号を上記第1検出信号よりも大きな所望のエラーレートに対応した重みを持って上記第1検出信号の積算を減ずる第2方向に積算させ、かかる積算結果により上記複数のデータのエラーレートを判定してなることを特徴とするエラーレート判定方法。

IPC (4件)：

G11C 29/00 671 , G11C 29/00 631 , G11C 11/406 , G11C 11/401

FI (4件)：

G11C 29/00 671 S , G11C 29/00 631 P , G11C 11/34 363 L , G11C 11/34 371 C

Fターム (16件)：

5B024AA01 , 5B024AA15 , 5B024BA25 , 5B024BA27 , 5B024BA29 , 5B024CA11 , 5B024CA15 , 5B024DA08 , 5B024DA10 , 5L106AA01 , 5L106BB01 , 5L106BB12 , 5L106DD24 , 5L106DD25 , 5L106EE06 , 5L106GG07

引用特許：

審査官引用 (5件)

リフレッシュ間隔制御装置及び方法、並びにコンピュータ
公報種別：公開公報出願番号：特願平10-013586 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
特開昭64-032489
特開昭51-048229

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