特許

J-GLOBAL ID：200903037199019267

半導体集積回路装置

発明者： 桑沢 和伸
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-241287
公開番号（公開出願番号）：特開2003-060071
出願日： 2001年08月08日
公開日（公表日）： 2003年02月28日
要約：

【要約】【課題】 α線ソフトエラー対策の埋め込み不純物層を設け、かつ各セル毎の接地用タップが削減できるSRAMを有する半導体集積回路装置を提供する。【解決手段】 P型の半導体基板P-subに中間層として埋め込みN型層B-Nが配設されている。N型層B-N上にはP型のウェル領域PWELが一様に設けられている。N型層B-N上にはP型基板P-subが所定厚さ存在し、P型のウェル領域PWEL、N型のウェル領域NWELが同等の深さで設けられる。各ウェルからCMOS回路が構成される。電源電圧VDDがPチャネルMOSトランジスタQpのソース及びウェル領域NWELに供給される。また、ウェル領域PWELはP型基板P-subとつながっているのでフローティングにならない。これにより、ウェル領域PWELへの接地電位VSS供給は、そのタップ数を大幅に削減できる。

請求項（抜粋）：

第1導電型の半導体基板に中間層として配設された第2導電型の埋め込み不純物層と、前記埋め込み不純物層に接触することなく前記半導体基板に所定深さで設けられた第1導電型のウェル領域と、前記埋め込み不純物層に接触することなく前記半導体基板に所定深さで設けられた第2導電型のウェル領域と、前記第1導電型のウェル領域及び第2導電型のウェル領域それぞれに素子が設けられ相互に関係する集積回路素子と、を具備したことを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 21/8238 ,  H01L 21/8244 ,  H01L 27/08 331 ,  H01L 27/092 ,  H01L 27/11

FI (3件)：

H01L 27/08 331 C ,  H01L 27/08 321 B ,  H01L 27/10 381

Fターム (25件)：

5F048AA01 ,  5F048AA03 ,  5F048AA06 ,  5F048AA09 ,  5F048AB01 ,  5F048AB04 ,  5F048AC03 ,  5F048BA03 ,  5F048BA05 ,  5F048BA07 ,  5F048BA13 ,  5F048BB05 ,  5F048BC06 ,  5F048BE01 ,  5F048BE03 ,  5F048BE05 ,  5F048BE09 ,  5F048BG14 ,  5F083BS17 ,  5F083BS27 ,  5F083GA09 ,  5F083GA18 ,  5F083HA01 ,  5F083HA10 ,  5F083NA01

引用特許：

審査官引用 (3件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平4-062856   出願人：松下電器産業株式会社
• 特開昭63-092030
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-290431   出願人：日本電気株式会社