特許

J-GLOBAL ID：200903053298609985

半導体記憶装置

発明者： 副田 正一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-290431
公開番号（公開出願番号）：特開平8-130256
出願日： 1994年10月31日
公開日（公表日）： 1996年05月21日
要約：

【要約】【目的】 MOS型トランジスタをメモリ素子とした半導体記憶装置における、短チャネル効果の問題がなく、しかも基板の表面近傍において発生される電子によるソフトエラーを防止することを可能とする。【構成】 半導体基板1にPウェル5Pが形成され、このPウェル5Pにメモリ素子としてMOS型トランジスタが形成された半導体記憶装置において、Pウェルに隣接してNウェル5Nが形成され、かつトランジスタの記憶ノードとしてのドレイン10の下側領域には、Pウェル5PとNウェル5Nとの間にわたってN型埋込層4が形成される。α線によって発生された電子の大部分はN型埋込層4に流れ込み、メモリ素子の記憶ノード10に対して電子が流れ込むことが抑制され、記憶ノードにおける電荷量が変化されることが防止され、ソフトエラーの発生が防止される。

請求項（抜粋）：

半導体基板上に第1導電型のウェルが形成され、この第1導電型のウェルにメモリ素子が形成されてなる半導体記憶装置において、前記第1導電型のウェルに隣接して第2導電型のウェルが形成され、かつ前記素子の下側領域には前記第1導電型ウェルと第2導電型ウェルとの間にわたって第2導電型の埋込層が形成されていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 27/08 331 ,  H01L 27/10 491

引用特許：

審査官引用 (2件)

• 特開平3-064029
  
• 半導体集積回路素子
  公報種別：公開公報   出願番号：特願平4-296801   出願人：株式会社日立製作所