半導体集積回路

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：玉村静世
公報種別：公開公報
出願番号（国際出願番号）：特願2000-193770
公開番号（公開出願番号）：特開2002-015587
出願日： 2000年06月28日
公開日（公表日）： 2002年01月18日
要約：

【要約】【課題】不揮発性記憶素子を用いたメモリセルによる長期の情報保持性能を向上させる。【解決手段】第1トランジスタ(PM1a,PM2a)と、上記第1トランジスタのゲート電極に結合された第1容量電極及びそれに対向する第2容量電極を備えた容量素子(PM1b,PM2b)と、第2ゲート電極、第2ソース電極、及び第2ドレイン電極を有し、上記第2ゲート電極が上記第1トランジスタの第1ゲート電極に結合された第2トランジスタ(DM1,DM2)とを含むとき、上記第1トランジスタとは分離されたウェル領域に上記第2トランジスタを形成し、且つ、上記第2トランジスタの基板バイアスのほうが上記第1トランジスタの基板バイアスよりも深くなるように上記ウェル領域への供給電圧を調整可能なウェル電圧調整手段を設け、初期のしきい値電圧に漸近するまでの時間を延ばす。

請求項（抜粋）：

第1ゲート電極、第1ソース電極、及び第1ドレイン電極を有し、上記第1ゲート電極がフローティングゲートとして機能する第1トランジスタと、上記第1トランジスタのゲート電極に結合された第1容量電極及びそれに対向する第2容量電極を備えた容量素子と、第2ゲート電極、第2ソース電極、及び第2ドレイン電極を有し、上記第2ゲート電極が上記第1トランジスタの第1ゲート電極に結合された第2トランジスタと、を含むメモリセルが配列されて成る半導体集積回路であって、上記第1トランジスタとは分離されたウェル領域に上記第2トランジスタを形成し、且つ、上記第2トランジスタの基板バイアスのほうが上記第1トランジスタの基板バイアスよりも深くなるように上記ウェル領域への供給電圧を調整可能なウェル電圧調整手段を設けたことを特徴とする半導体集積回路。

IPC (2件)：

G11C 16/04 , G11C 29/00 603

FI (2件)：

G11C 29/00 603 J , G11C 17/00 625

Fターム (11件)：

5B025AA01 , 5B025AC03 , 5B025AC04 , 5B025AD13 , 5B025AE08 , 5L106AA09 , 5L106CC05 , 5L106CC17 , 5L106CC36 , 5L106EE02 , 5L106GG00

引用特許：

出願人引用 (6件)

特開平3-179780
特開昭59-117270
半導体集積回路
公報種別：公開公報出願番号：特願2000-071079 出願人：株式会社日立製作所

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引用文献：

出願人引用 (2件)

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