特許
J-GLOBAL ID：200903037504392763
半導体回路素子
発明者：
出願人/特許権者：
代理人 (1件)：
原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願平10-030194
公開番号（公開出願番号）：特開平11-233779
出願日： 1998年02月12日
公開日（公表日）： 1999年08月27日
要約：
【要約】【課題】 ゲート容量を低減させることによって、キンク効果が防止されたSOI-MOS型トランジスタ回路素子の性能を向上させる。【解決手段】 バックオキサイド1上に、直列に接続される第1ないし第3トランジスタを形成する。第1トランジスタは、第1P- ゲート領域2、第1n+ 中間領域5、酸化膜7、端子10およびn+ ソース領域13によって形成され、第2トランジスタは、第2P- ゲート領域3、第2n+ 中間領域6、酸化膜8、端子11およびn+ ドレイン領域14によって形成され、第3トランジスタは、第3P- ゲート領域4、第1および第2n+ 中間領域5・6、酸化膜9および端子12によって形成されている。第3トランジスタを抵抗性素子として動作させることによって、第1トランジスタに印加される電圧の上昇が抑えられるので、第1および第2トランジスタのゲート長を異ならせることなくキンク効果が防止される。
請求項（抜粋）：
絶縁性基板上に形成されたMOS型トランジスタを含む半導体回路素子において、上記MOS型トランジスタであってゲート入力が共通化された第1および第2トランジスタと、上記第1および第2トランジスタの間に直列に接続され、低電位側の上記第1トランジスタのオン抵抗以上の抵抗値を有する抵抗性素子とを備えていることを特徴とする半導体回路素子。
IPC (2件)：
FI (3件)：
H01L 29/78 626 B
, H01L 29/78 301 X
, H01L 29/78 617 N
