特許

J-GLOBAL ID：200903037534350852

半導体チップの積層実装方法

発明者： 田子 雅基 ,  冨田 至洋
出願人/特許権者： 日本電気株式会社 ,  三菱電機株式会社
代理人 (1件)： 後藤 洋介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-368539
公開番号（公開出願番号）：特開2002-170919
出願日： 2000年12月04日
公開日（公表日）： 2002年06月14日
要約：

【要約】【課題】 半導体チップの積層実装において接合部にかかる熱履歴を減らし、反応層を各積層階層とも均一にし、信頼性を向上させる半導体チップの積層実装方法を提供する。【解決手段】 ハンダ4を有する複数の半導体チップ1を順次積層して実装する半導体チップ1の積層実装方法であって、相対向する半導体チップ1のハンダ4を活性化させ、この相対向する半導体チップ1を位置合わせし、加圧により相対向する半導体チップ1をハンダ接合層5を形成することなく積層接合し、すべての半導体チップ1の積層接合が完了した後に、半導体チップ群を一括して加熱してハンダ接合層5を形成する。

請求項（抜粋）：

電極表面を有する複数の半導体チップを順次積層して実装する半導体チップの積層実装方法において、相対向する半導体チップの電極表面を活性化させ、この相対向する半導体チップを位置合わせし、加圧により相対向する半導体チップを反応層を形成することなく積層接合し、すべての半導体チップの積層接合が完了した後に、半導体チップ群を一括して加熱して反応層を形成することを特徴とする半導体チップの積層実装方法。

IPC (3件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

引用特許：

出願人引用 (2件)

• 特開平3-171643
  
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2000-304708   出願人：日本電気株式会社, 三菱電機株式会社, 株式会社東芝

審査官引用 (2件)

• 特開平3-171643
  
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2000-304708   出願人：日本電気株式会社, 三菱電機株式会社, 株式会社東芝