特許
J-GLOBAL ID：200903037807847933
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-258399
公開番号（公開出願番号）：特開2002-170382
出願日： 2001年08月28日
公開日（公表日）： 2002年06月14日
要約：
【要約】【課題】 強誘電体メモリにおいて、読み出し後のセルの再書き込みおよびデータ書き込み時に強誘電体キャパシタの分極を十分に行うことを目的としている。【解決手段】 TC並列ユニット直列接続型強誘電体メモリにおいて、ワード線の電位を制御するコントロール回路内に第4遅延回路4を設けて、第2のチップイネーブル遅延信号CED2の立下りを遅延させることで、選択ワード線WLの立ち下がりから立ち上がり(選択解除)までの期間を延長させて、強誘電体キャパシタの両端に書き込み電圧を残すことにより、十分なデータ書き込み時間を得る。
請求項（抜粋）：
各々、メモリセルを選択するセルトランジスタと、このセルトランジスタのソース、ドレイン間に接続された強誘電体キャパシタとを有し、かつ直列に接続されてメモリセルブロックを構成する複数個の読み出し及び書き込みが行われるメモリセルと、前記セルトランジスタのゲートに接続されたワード線と、前記複数個のメモリセルの一端に接続されたメモリセルブロック選択トランジスタと、このメモリセルブロック選択トランジスタに接続されたビット線と、前記複数個のメモリセルの他端に接続されたプレート線と、前記ブロック選択トランジスタがオフ状態となった後もセルトランジスタが選択状態を保つようにワード線を制御するワード線制御回路とを有することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/22 501
, G11C 11/22
G11C 11/22 501 K
, G11C 11/22 501 J
