薄膜トランジスタ装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：横山淳一
公報種別：公開公報
出願番号（国際出願番号）：特願2002-037959
公開番号（公開出願番号）：特開2003-241687
出願日： 2002年02月15日
公開日（公表日）： 2003年08月29日
要約：

【要約】【課題】薄膜トランジスタと、高精度で容量値の大きい容量素子とを比較的少ない工程数で形成できる薄膜トランジスタ装置の製造方法及びその製造方法により製造された薄膜トランジスタ装置を提供する。【解決手段】 TFTのゲート電極と同時に基板11上に第1の容量電極16cを形成する。その後、下層絶縁膜19a及び上層絶縁膜19bの2層構造の層間絶縁膜19を形成し、容量電極16cの上方に上層絶縁膜19bの開口部20を形成する。次に、上層絶縁膜19b上に配線21bを形成するとともに、開口部21aの底部から上層絶縁膜19bの上に延出する第2の容量電極21aを形成する。その後、下層絶縁膜22a及び上層絶縁膜22bの2層構造の層間絶縁膜22を形成し、上層絶縁膜22bに開口部24aを形成する。そして、この開口部24aの内側に第3の容量電極25aを形成する。

請求項（抜粋）：

基板と、前記基板上に形成された薄膜トランジスタと、前記薄膜トランジスタのゲート電極と同じ配線層に形成された下部容量電極と、前記薄膜トランジスタ及び前記下部容量電極の上に積層された下層絶縁膜及び上層絶縁膜により構成される層間絶縁膜と、前記上層絶縁膜の前記下部容量電極に対応する位置に形成された開口部と、前記開口部内に配置され、前記下層絶縁膜を挟んで前記下部容量電極と対向する上部容量電極とを有することを特徴とする薄膜トランジスタ装置。

IPC (5件)：

G09F 9/30 338 , G02F 1/1368 , G09F 9/00 338 , H01L 21/336 , H01L 29/786

FI (5件)：

G09F 9/30 338 , G02F 1/1368 , G09F 9/00 338 , H01L 29/78 612 C , H01L 29/78 612 Z

Fターム (77件)：

2H092GA59 , 2H092JA46 , 2H092JB56 , 2H092JB61 , 2H092JB69 , 2H092KB25 , 2H092NA27 , 5C094AA15 , 5C094AA21 , 5C094AA42 , 5C094AA43 , 5C094AA44 , 5C094AA48 , 5C094BA03 , 5C094BA27 , 5C094BA43 , 5C094CA19 , 5C094DA13 , 5C094DB01 , 5C094DB04 , 5C094EA04 , 5C094EA10 , 5C094FA01 , 5C094FA02 , 5C094FB12 , 5C094FB14 , 5C094FB15 , 5F110AA30 , 5F110BB02 , 5F110BB04 , 5F110CC02 , 5F110DD02 , 5F110DD13 , 5F110DD14 , 5F110DD17 , 5F110EE06 , 5F110EE44 , 5F110FF02 , 5F110FF30 , 5F110GG02 , 5F110GG13 , 5F110GG25 , 5F110GG45 , 5F110HJ01 , 5F110HJ04 , 5F110HJ12 , 5F110HJ23 , 5F110HL02 , 5F110HL03 , 5F110HL12 , 5F110HL23 , 5F110HM15 , 5F110NN03 , 5F110NN23 , 5F110NN24 , 5F110NN27 , 5F110NN35 , 5F110NN36 , 5F110NN72 , 5F110NN73 , 5F110PP03 , 5F110PP35 , 5F110QQ04 , 5F110QQ05 , 5F110QQ09 , 5F110QQ19 , 5F110QQ24 , 5G435AA17 , 5G435AA18 , 5G435BB05 , 5G435BB12 , 5G435CC09 , 5G435EE37 , 5G435HH12 , 5G435HH13 , 5G435HH14 , 5G435KK05

引用特許：

審査官引用 (1件)

半導体集積回路およびその作製方法
公報種別：公開公報出願番号：特願平10-216904 出願人：株式会社半導体エネルギー研究所

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