シリコン及びシリコン合金内の相補型接合型電界効果トランジスタ及びMOSトランジスタを用いた集積回路

発明者：
出願人/特許権者：
代理人 (3件)：伊東忠彦 , 大貫進介 , 伊東忠重
公報種別：公表公報
出願番号（国際出願番号）：特願2008-538040
公開番号（公開出願番号）：特表2009-514233
出願日： 2006年10月30日
公開日（公表日）： 2009年04月02日
要約：

シリコン内の接合型電界効果トランジスタを用いて相補型論理回路を構築する方法が開示される。本発明は、理想的に、好ましくは65nm未満のディープサブミクロンの寸法に適したものである。本発明の基礎となるものは、エンハンスメントモードで動作する相補型接合型電界効果トランジスタである。このJFETの速度-パワー性能はサブ70nm寸法のCMOSデバイスに匹敵するものになる。しかしながら、JFETの最大電源電圧は依然として内蔵電位(ダイオードの電圧降下)より小さく制限される。より高い電圧レベルまで駆動される外部回路へのインターフェースを必要とする一定の用途を満足させるため、本発明は、JFETと同一基板上にCMOSデバイスを構築する構造及び方法を含む。

請求項（抜粋）：

接合型電界効果トランジスタであって: 第1導電型の半導体基板; 前記半導体基板の表面に隣接して前記半導体基板内に形成された、第1導電型とは逆の第2導電型のウェル領域; 前記半導体基板の表面に隣接して前記半導体基板内に形成された、誘電体材料から成る絶縁領域であり、前記ウェル領域を囲んでいる絶縁領域; 前記半導体基板の表面に隣接して前記ウェル領域内に形成された、第1導電型の互いに重なり合わない第1及び第2の領域であり、それぞれ、当該接合型電界効果トランジスタのソース領域及びドレイン領域を形成する第1及び第2の領域; 前記ソース領域と前記ドレイン領域との間で前記半導体基板上に位置する第1部分と、前記ソース領域及び前記ドレイン領域の一部上に位置する第2部分と、前記絶縁領域の一部上に位置する第3部分とを有する、第2導電型のゲート電極領域; 前記ゲート電極領域の前記第1部分全体の直下で前記ウェル領域内に形成された、第2導電型のゲート領域であり、前記ゲート電極領域からドープされ、或る不純物濃度を有するゲート領域;及び前記ゲート領域全体の直下で前記ウェル領域内に形成された、第1導電型のチャネル領域; を有する接合型電界効果トランジスタ。

IPC (8件)：

H01L 21/337 , H01L 29/808 , H01L 21/823 , H01L 27/088 , H01L 27/06 , H01L 21/822 , H01L 21/824 , H01L 27/095

FI (5件)：

H01L29/80 C , H01L27/08 102A , H01L27/06 F , H01L27/06 101U , H01L29/80 E

Fターム (46件)：

5F048AA01 , 5F048AA09 , 5F048AB04 , 5F048AC03 , 5F048AC05 , 5F048AC09 , 5F048BA01 , 5F048BB06 , 5F048BB07 , 5F048BB11 , 5F048BC06 , 5F048BD04 , 5F048BE03 , 5F048BE04 , 5F048BE09 , 5F048BF06 , 5F048BF16 , 5F048BF18 , 5F048BG13 , 5F082AA08 , 5F082BA05 , 5F082BA47 , 5F082BC01 , 5F082BC08 , 5F082BC09 , 5F082CA01 , 5F082DA10 , 5F082EA09 , 5F082FA05 , 5F082GA02 , 5F082GA04 , 5F102GA01 , 5F102GA03 , 5F102GA05 , 5F102GA12 , 5F102GB01 , 5F102GC01 , 5F102GD04 , 5F102GJ02 , 5F102GJ03 , 5F102GL02 , 5F102GL03 , 5F102GM02 , 5F102GR08 , 5F102GR09 , 5F102HC07

引用特許：

審査官引用 (9件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願2000-126425 出願人：松下電器産業株式会社
特開昭60-220975
特開昭53-143178

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