特許

J-GLOBAL ID：200903037949269171

半導体記憶装置

発明者： 岡村 淳一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平6-276259
公開番号（公開出願番号）：特開平8-139287
出願日： 1994年11月10日
公開日（公表日）： 1996年05月31日
要約：

【要約】【構成】 複数のメモリセルを行列状に配置してなるメモリセルアレイとこれに付随するセンスアンプ及びデコーダから構成されるコアブロック1、2、3、4と、コアブロック間に配置され、データ信号線、アドレス信号線及び制御信号線が配設されたブロック間領域10と、コアブロック間に配置された複数のパッドからなるパッドアレイIOPad、APadと、バスIOBusと、バスABusと、接続領域12とから構成され、接続領域12にてバスABusはクランク状に折れ曲がり、ブロック間領域ではバスIOBus及びバスABusが順に配置され、このブロック間領域にてデータ信号線、アドレス信号線及び制御信号線とバスABus及びバスIOBusとが接続されることを特徴とする半導体記憶装置。【効果】 本発明を用いることにより、センターパッド配置を用いたときにも効率的な配線を可能とし、小さな面積にて多数の信号配線の処理を行った、高速な半導体記憶装置を提供できる。

請求項（抜粋）：

複数のメモリセルを行列状に配置してなるメモリセルアレイとこれに付随するセンスアンプ及びデコーダから構成される第1、第2、第3及び第4のコアブロックと、前記第1及び第3のコアブロックと前記第2及び第4のコアブロックとの間に配置され、データ信号線、アドレス信号線及び制御信号線が配設されたブロック間領域と、前記第1のコアブロックと前記第3のコアブロックとの間に配置された複数のパッドからなる第1のパッドアレイと、前記第2のコアブロックと前記第4のコアブロックとの間に配置された複数のパッドからなる第2のパッドアレイと、前記第1のパッドアレイの両側より前記ブロック間領域に延在した第1及び第2のバスと、前記第2のパッドアレイの両側より前記ブロック間領域に延在した第3及び第4のバスと、前記第2のパッドアレイと前記ブロック間領域との間に配置された接続領域とから構成され、前記接続領域にて前記第3及び第4のバスはクランク状に折れ曲がり、前記ブロック間領域では前記第1、第3、第4及び第2のバスが順に配置され、このブロック間領域にて前記データ信号線、アドレス信号線及び制御信号線と前記第1、第2、第3及び第4のバスとが接続されることを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/10 471 ,  G11C 11/401

引用特許：

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-263634   出願人：日本電気株式会社