電気メッキ方法を用いた半導体メモリ素子のキャパシタの製造方法

発明者：
出願人/特許権者：
代理人 (1件)：八田幹雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-312496
公開番号（公開出願番号）：特開2001-160617
出願日： 2000年10月12日
公開日（公表日）： 2001年06月12日
要約：

【要約】【課題】電気メッキ方法を用いた半導体メモリ素子のキャパシタの製造方法を提供する。【解決手段】不純物注入領域と電気的に連結された下部電極パッド78が形成された半導体基板50の全面に、第1層間絶縁膜80を形成する。次いで第1層間絶縁膜上にビットライン82を形成した後、ビットラインを覆う第2層間絶縁膜84を形成する。続いて、第2層間絶縁膜上に下部電極用シード層とメッキマスク層を順次に形成し、蝕刻により下部電極パッドを露出させるホールを形成する。次いで、ホール内部を、下部電極用シード層の上部表面と実質的に同一なレベル上の導電膜96を下部電極用シード層を用いた電気メッキ工程を行って形成することにより充填する。次いで、残留するメッキマスク層と下部電極用シード層を除去して導電膜の側壁を露出させることによってキャパシタの下部電極96’を形成する。

請求項（抜粋）：

半導体基板上に第1導電層を形成する段階と、前記第1導電層上に第1絶縁層を形成する段階と、前記第1絶縁層と第1導電層をパターニングして前記第1絶縁層にホールを形成して前記第1導電層の側壁を露出させるパターニング段階と、前記第1導電層の露出された側壁を電気メッキシードとして用いて電気メッキを行って前記ホール内に第2導電層を形成する電気メッキ段階と、前記パターニングされた第2絶縁層と前記パターニングされた第1導電層の少なくとも一部を除去して電気メッキされた第2導電層を含む第1キャパシタ電極を形成する除去段階と、を含むことを特徴とする集積回路のキャパシタの製造方法。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , C25D 5/02 , C25D 7/12

FI (3件)：

C25D 5/02 B , C25D 7/12 , H01L 27/10 621 B

引用特許：

出願人引用 (2件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平10-066336 出願人：ソニー株式会社
特開昭53-075760

審査官引用 (4件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平10-066336 出願人：ソニー株式会社
特開昭53-075760
特開昭53-075760

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