特許

J-GLOBAL ID：200903038002164470

半導体製造方法及び装置

発明者： 池田 文秀 ,  国井 泰夫 ,  井ノ口 泰啓 ,  室田 淳一
出願人/特許権者： 株式会社日立国際電気
代理人 (1件)： 油井 透 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-182266
公開番号（公開出願番号）：特開2001-015440
出願日： 1999年06月28日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】 真空容器内への大気成分混入を抑制する二重Oリング方式において、Oリング間を真空引きすることなく、高品質の薄膜形成または熱処理を可能とし、経済性を高める。【解決手段】 半導体製造方法は、減圧下において、シリコンウェハなどの基板上に、薄膜形成や熱処理を行う。真空容器21は半導体製造装置を構成するウェハカセット室、搬送ロボット室、あるいは反応室などであり、二重Oリング26、27によりシールされる。不活性ガスを導入する導入路28を二重Oリング26、27間に連通する一方、真空ポンプなどの排気装置に連通せず、単位大気開放された排出路29を設ける。真空引きしないで、単にN2ガスなどの不活性ガスで二重Oリング26、27間をパージする。

請求項（抜粋）：

減圧下の真空容器内で基板に処理を施す半導体製造方法において、前記真空容器の開口部の接続部分を、前記開口部を囲む第1の封止手段と、該第1の封止手段の外周を囲む第2の封止手段とで二重にシールし、前記第1封止手段と第2封止手段との間を真空引きすることなく不活性ガスでパージするようにした半導体製造方法。

IPC (2件)：

H01L 21/205 ,  H01L 21/22 511

FI (2件)：

H01L 21/205 ,  H01L 21/22 511 Q

Fターム (2件)：

5F045EB10 ,  5F045EE14