特許
J-GLOBAL ID：200903038317784204
薄膜キャパシタ素子およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
武 顕次郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-201036
公開番号（公開出願番号）：特開2003-017366
出願日： 2001年07月02日
公開日（公表日）： 2003年01月17日
要約：
【要約】【課題】 電極の短絡を確実に防止できると共に高Q値化を実現でき、かつ、使用可能な基板の制限が少ない薄膜キャパシタ素子を提供すること。【解決手段】 基板1の表面に成膜した下地材料9上にレジストパターン10を形成し、この下地材料9の表面に導体材料11を電解めっきした後、レジストパターン10を剥離して不要な下地材料9を除去することにより、基板1上に所望形状の下地層8と導体材料11の積層体を形成する。次いで、この積層体を覆うように基板1上に絶縁材料12を成膜した後、導体材料11と絶縁材料12を研磨することにより、基板1上に上面が平坦化された第1および第2の電極部2,3と絶縁体層4を形成する。しかる後、第1の電極部2と絶縁体層4の上面に誘電体層5をパターン形成し、最後に第1の電極部2の上面に接続する第1の上部電極6と、誘電体層5の表面を通って第2の電極部3の上面に接続する第2の上部電極7とを形成することにより、誘電体層5を介して第1の電極部2と第2の上部電極7が対向する薄膜キャパシタ素子を得る。
請求項（抜粋）：
基板上に絶縁体層によって分離された第1および第2の下部電極を形成すると共に、これら絶縁体層と第1および第2の下部電極の上面を平坦面となし、前記第1の下部電極上に形成した誘電体層の端部を少なくとも前記絶縁体層まで延出し、この誘電体層上に形成した上部電極を前記第2の下部電極の上面に積層したことを特徴とする薄膜キャパシタ素子。
Fターム (5件)：
5E082AB01
, 5E082EE05
, 5E082EE23
, 5E082FF05
, 5E082FG03
