特許
J-GLOBAL ID：200903038607253326

半導体装置の製造方法

発明者：
斉藤 公英

斉藤 公英 について

, 
北川 勝彦

北川 勝彦 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-083785
公開番号（公開出願番号）：特開2000-277465
出願日： 1999年03月26日
公開日（公表日）： 2000年10月06日
要約：
【要約】【課題】 チップサイズパッケージのサイズを大きくすることなくシールリングを形成する。【解決手段】 IC回路形成部にプラグ3、4、5を形成する際、ダイシングライン部1にも溝を形成し、ここにもWを埋め込む。各層はそれぞれCMP法で平坦化され、最終的には、点線で示す部分でフルカットされる。この被覆部から成る第2のシールリング12は、層間絶縁膜の界面をシールするので、湿気の通路を遮断できる。
請求項（抜粋）：
半導体ウェハまたは半導体ウェハ上に形成された半導体素子上に絶縁膜を形成し、予定の半導体チップ周囲に形成されるダイシングライン部にリング状に第1の溝を、前記ダイシングライン部よりも内側に第2の溝を形成し、前記第1の溝および前記第2の溝も含め全面に導電材料を形成し、前記導電材料をCMP法で削除し、前記第1の溝および第2の溝に導電材料を埋め込み、前記第1の溝の側壁に前記導電材料が残存するように、前記第1の溝に第3の溝を形成し、全面にパッシベーション膜を被覆し、最終的に、前記第3の溝の側壁に前記パッシベーション膜が残存するようにダイシングすることを特徴とした半導体装置の製造方法。
IPC (2件)：
H01L 21/301 ,  H01L 21/3205
FI (2件)：
H01L 21/78 Q ,  H01L 21/88 S
Fターム (22件)：
5F033HH09 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK09 ,  5F033KK18 ,  5F033KK33 ,  5F033MM08 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR09 ,  5F033RR15 ,  5F033SS04 ,  5F033SS15 ,  5F033TT02 ,  5F033VV00 ,  5F033XX18
引用特許：
審査官引用 (2件)

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