特許

J-GLOBAL ID：200903038624410370

半導体薄膜の製造方法

発明者： 田村 誠男 ,  斉藤 徹 ,  ジョイス パーマー ,  淀 徳男
出願人/特許権者： 光技術研究開発株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-224173
公開番号（公開出願番号）：特開平6-077129
出願日： 1992年08月24日
公開日（公表日）： 1994年03月18日
要約：

【要約】【目的】 膜の表面に到達するスレディング転位の密度を104 /cm2 以下に抑制する。【構成】 (001)面で〈110〉方向に2°傾むいたSi基板5を適当に化学洗浄し、分子線結晶成長(MBE)装置内へ入れた後、約900°Cで15分間加熱し、基板表面の酸化膜を除去した。しかる後、AlAsのバッファ膜8を10原子層400°Cで成長した後、GaAs膜6を600°Cで約1μm/時の成長速度で、1μmの厚さ成長した。その後、Geの薄膜7を約200nmの厚さ400°Cで成長し、再びGaAs膜6を1μm成長した。このように成長したヘテロエピタキシャル成長膜の試料をMBE室より取り出し、ドライエッチング法でGaAs膜6及びGeの薄膜7を分割し、短時間熱処理装置室内に入れ、900°Cで10秒間の熱処理を行った。

請求項（抜粋）：

半導体基板の主表面上に第1の格子定数及び第1の剛性率を有する第1の半導体ヘテロエピタキシャル成長膜を所定の成長温度下で形成する第1の工程と、該第1の半導体ヘテロエピタキシャル成長膜上に前記第1の格子定数との差が小さい第2の格子定数を有するとともに前記第1の剛性率より大きい第2の剛性率を有する単結晶薄膜を形成する第2の工程と、該単結晶膜上に前記第1の格子定数及び前記第1の剛性率を有する第2の半導体ヘテロエピタキシャル成長膜を前記所定の成長温度下で形成する第3の工程と、前記第1の半導体ヘテロエピタキシャル成長膜、前記単結晶膜、及び前記第2の半導体ヘテロエピタキシャル成長膜を前記主表面に垂直な線に沿って切断し、前記第1の半導体ヘテロエピタキシャル成長膜、前記単結晶膜、及び前記第2の半導体ヘテロエピタキシャル成長膜を、分割された第1の半導体ヘテロエピタキシャル成長膜、分割された単結晶膜、及び分割された第2の半導体ヘテロエピタキシャル成長膜に分割する第4の工程と、前記半導体基板、前記分割された第1の半導体ヘテロエピタキシャル成長膜、前記分割された単結晶膜、及び前記分割された第2の半導体ヘテロエピタキシャル成長膜を所定の熱処理温度で熱処理する第5の工程とを、備えることを特徴とする半導体薄膜の製造方法。

IPC (2件)：

H01L 21/20 ,  H01L 21/203

引用特許：

審査官引用 (1件)

• 半導体薄膜の製造方法
  公報種別：公開公報   出願番号：特願平4-224173   出願人：光技術研究開発株式会社