集積回路とメモリセルのトラップチャージ層のチャージ方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：三俣弘文
公報種別：公開公報
出願番号（国際出願番号）：特願2001-213820
公開番号（公開出願番号）：特開2002-043448
出願日： 2001年07月13日
公開日（公表日）： 2002年02月08日
要約：

【要約】【課題】ゲート-ソース間電圧とドレイン-ソース間電圧がVDD以下でプログラム可能であり、かつ過剰消去の問題を有さず、また高いプログラミングパワー、電圧およびプログラム時間を必要としないようなEPROMを提供する。【解決手段】半導体基板(110)内に配置され、電気接点(110)を具備するウェル領域(120)と、前記半導体基板上に配置されるトラップチャージ層(160)と、前記トラップチャージ層の上に配置される制御ゲート(170)と、を有することを特徴とする。

請求項（抜粋）：

半導体基板(110)内に配置され、電気接点(110)を具備するウェル領域(120)と、前記半導体基板上に配置されるトラップチャージ層(160)と、前記トラップチャージ層の上に配置される制御ゲート(170)と、を有することを特徴とする集積回路。

IPC (4件)：

H01L 21/8247 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

Fターム (36件)：

5F083EP17 , 5F083EP18 , 5F083EP22 , 5F083ER02 , 5F083ER05 , 5F083ER11 , 5F083ER19 , 5F083ER22 , 5F083ER30 , 5F083GA05 , 5F083GA16 , 5F083MA15 , 5F083MA19 , 5F083PR25 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083PR46 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083PR56 , 5F083ZA21 , 5F101BA45 , 5F101BA52 , 5F101BA54 , 5F101BB02 , 5F101BC02 , 5F101BC11 , 5F101BD02 , 5F101BD36 , 5F101BE05 , 5F101BE07 , 5F101BF05 , 5F101BH11 , 5F101BH21

引用特許：

審査官引用 (7件)

特開昭59-075671
特開昭58-058773
不揮発性半導体記憶装置及びその書き換え方法
公報種別：公開公報出願番号：特願平4-360028 出願人：新日本製鐵株式会社

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