特許

J-GLOBAL ID：200903038950083967

半導体装置の製造方法

発明者： 王 文生 ,  藤木 充司 ,  高松 知広
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2001-399561
公開番号（公開出願番号）：特開2003-197874
出願日： 2001年12月28日
公開日（公表日）： 2003年07月11日
要約：

【要約】【課題】 グレインサイズが小さい強誘電体膜を得ることができると共に、低電圧動作が可能で、かつスイッチング電荷量が高い強誘電体キャパシタを備えた半導体装置の製造方法を提供する。【解決手段】 半導体基板1の上方に絶縁膜8を形成する工程と、絶縁膜8の上にキャパシタ用の第1導電膜15を形成する工程と、第1導電膜15の上にキャパシタ用の誘電体膜16を形成する工程と、第1の温度で第1の熱処理を行い、次いで、第1の温度より高い第2の温度で第2の熱処理を行う工程と、誘電体膜16の上にキャパシタ用の第2導電膜17を形成する工程と、第2の温度より高い第3の温度で第3熱処理を行う工程とを有する。

請求項（抜粋）：

半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上にキャパシタ用の第1導電膜を形成する工程と、前記第1導電膜の上に前記キャパシタ用の強誘電体材料又は高誘電体材料からなる誘電体膜を形成する工程と、前記半導体基板を、第1の温度で第1の熱処理を行い、次いで、前記第1の温度より高い第2の温度で第2の熱処理を行う工程と、前記誘電体膜の上に前記キャパシタ用の第2導電膜を形成する工程と、前記半導体基板を前記第2の温度より高い第3の温度で第3の熱処理を行う工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 27/105 ,  H01L 21/316

FI (2件)：

H01L 21/316 Y ,  H01L 27/10 444 B

Fターム (31件)：

5F058BA11 ,  5F058BC03 ,  5F058BF12 ,  5F058BH03 ,  5F083AD10 ,  5F083AD21 ,  5F083AD48 ,  5F083FR02 ,  5F083GA05 ,  5F083JA02 ,  5F083JA05 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA19 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA53 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR03 ,  5F083PR29 ,  5F083PR33 ,  5F083PR34

引用特許：

審査官引用 (1件)

• 半導体メモリ素子の製造方法
  公報種別：公開公報   出願番号：特願平10-111218   出願人：シャープ株式会社