特許
J-GLOBAL ID：200903073623072722

半導体メモリ素子の製造方法

発明者：
奥藤 章

奥藤 章 について

, 
石原 数也

石原 数也 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 小池 隆彌
公報種別：公開公報
出願番号（国際出願番号）：特願平10-111218
公開番号（公開出願番号）：特開平11-307736
出願日： 1998年04月22日
公開日（公表日）： 1999年11月05日
要約：
【要約】【課題】 所望の正確な形状や平坦な表面が得られないと、キャパシタの特性ばらつきを引き起こしたり、微細なパターニングを困難にするばかりか、キャパシタ上に層間絶縁膜や配線を施す際に密着性が悪くなる。【解決手段】 シリコン基板1の表面に選択トランジスタを公知の技術で形成した後、層間絶縁膜として第1のシリコン酸化膜6を成膜し、コンタクトホールを形成する。次に、コンタクトホールにポリシリコンを埋め込んだ後、表面を平坦化し、ポリシリコンプラグ7を形成する。このポリシリコンプラグ7上に、タンタルシリコン窒化膜8を成膜し、次に、イリジウム膜9、イリジウム酸化膜10を成膜した。次に、イリジウム酸化膜10上にSBT膜11を形成した。この上に白金膜を形成し、酸素中で熱処理工程を行った。次に、上部電極となる白金膜をドライエッチング法で、上部電極12、SBT膜11、イリジウム酸化膜10、イリジウム膜9及びタンタルシリコン窒化膜8順次加工した。
請求項（抜粋）：
下部電極、誘電体膜及び上部電極からなるキャパシタを有する半導体メモリ素子の製造方法において、上記下部電極上に上記誘電体膜を形成した後、上記上部電極材料を上記誘電体膜上に堆積させる工程と、所定の温度での熱処理を行った後、所定の形状にパターニングすることにより上部電極を形成する工程とを有することを特徴とする、半導体メモリ素子の製造方法。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
引用特許：
審査官引用 (4件)
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