特許
J-GLOBAL ID：200903038975806483

半導体装置及びその製造方法

発明者：
塩谷 喜美

塩谷 喜美 について

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西本 裕子

西本 裕子 について

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前田 和夫

前田 和夫 について

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鈴木 智美

鈴木 智美 について

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猪鹿倉 博志

猪鹿倉 博志 について


出願人/特許権者：
キヤノン販売株式会社

キヤノン販売株式会社 について

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株式会社半導体プロセス研究所

株式会社半導体プロセス研究所 について


代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2001-247936
公開番号（公開出願番号）：特開2003-059923
出願日： 2001年08月17日
公開日（公表日）： 2003年02月28日
要約：
【要約】【課題】 銅膜を主とする配線を被覆する、リーク電流が小さく、かつ銅に対する拡散防止能力が十分に高い、低い比誘電率を有するバリア絶縁膜を有する半導体装置を提供する。【解決手段】 バリア絶縁膜34aは、シリコン、酸素、窒素及び水素を含むか、或いはシリコン、酸素、窒素、水素及び炭素を含む第1のバリア絶縁膜34aaと、シリコン、酸素及び水素を含むか、或いはシリコン、酸素、水素及び炭素を含む第2のバリア絶縁膜34abとから少なくとも構成される2層以上の積層構造を有する。
請求項（抜粋）：
基板上の銅膜或いは銅膜を主とする配線を被覆するバリア絶縁膜を有する半導体装置において、前記バリア絶縁膜は、シリコン、酸素、窒素及び水素を含むか、或いはシリコン、酸素、窒素、水素及び炭素を含む第1のバリア絶縁膜と、シリコン、酸素及び水素を含むか、或いはシリコン、酸素、水素及び炭素を含む第2のバリア絶縁膜とから少なくとも構成される2層以上の積層構造を有することを特徴とする半導体装置。
IPC (3件)：
H01L 21/316 ,  H01L 21/318 ,  H01L 21/768
FI (6件)：
H01L 21/316 X ,  H01L 21/316 M ,  H01L 21/318 C ,  H01L 21/318 M ,  H01L 21/90 J ,  H01L 21/90 A
Fターム (44件)：
5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ11 ,  5F033JJ21 ,  5F033JJ32 ,  5F033KK11 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ74 ,  5F033QQ94 ,  5F033RR04 ,  5F033RR23 ,  5F033SS02 ,  5F033SS03 ,  5F033SS15 ,  5F033VV12 ,  5F033XX24 ,  5F033XX28 ,  5F058BA05 ,  5F058BD01 ,  5F058BD04 ,  5F058BD06 ,  5F058BD10 ,  5F058BD15 ,  5F058BD16 ,  5F058BF07 ,  5F058BF23 ,  5F058BF27 ,  5F058BF29 ,  5F058BF30 ,  5F058BH01 ,  5F058BJ02
引用特許：
出願人引用 (4件)
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審査官引用 (3件)

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