特許
J-GLOBAL ID：200903039011158608
MTJMRAM直並列アーキテクチャ
発明者：
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出願人/特許権者：
代理人 (1件)：
桑垣 衛
公報種別：公表公報
出願番号（国際出願番号）：特願2002-524150
公開番号（公開出願番号）：特表2004-516645
出願日： 2001年08月24日
公開日（公表日）： 2004年06月03日
要約：
メモリ・セル(18)のアレイが、行と列(15)に配置され、各メモリ・セルが、並列に接続された磁気トンネル接合部(20、22、24、26)および制御トランジスタ(21、23、25、27)からなる磁気トンネル接合ランダム・アクセス・メモリ・アーキテクチャ。制御ライン(WL)が、制御トランジスタの行の中の各制御トランジスタのゲートに接続され、また各磁気トンネル接合部に隣接して延びる金属プログラミング・ライン(36〜39)が、バイアによって離間された間隔で制御ラインに接続される。さらに、各列の中のメモリ・セルのグループ(16、17)が直列に接続されて、グローバル・ビット・ライン(19)に並列に接続されるローカル・ビット・ラインを形成する。この直並列構成は、中央に位置する列を使用して基準信号を提供し、また基準列の各側の列からのデータを基準信号と比較して、または近接する2つの列を差分比較して読み取られる。
請求項（抜粋）：
並列に接続された磁気トンネル接合部、及び、それぞれが制御端子を含む制御トランジスタ、からなる、行と列に配置された各メモリ・セルのアレイと、
制御トランジスタの行の中の各制御トランジスタの制御端子に接続された制御ラインと、
前記行の中の各磁気トンネル接合部に隣接して延びる金属プログラミング・ラインと、
離間した間隔で前記金属プログラミング・ラインを前記制御ラインに接続する複数のバイアと、からなる磁気トンネル接合ランダム・アクセス・メモリ(MTJ MRAM)アーキテクチャ。
IPC (3件)：
H01L27/105
, G11C11/15
, H01L43/08
H01L27/10 447
, G11C11/15 110
, H01L43/08 Z
5F083FZ10
, 5F083KA02
, 5F083LA03
, 5F083LA04
, 5F083LA05
, 5F083LA10
, 5F083LA12
, 5F083LA16
, 5F083MA06
, 5F083MA19
