フェーズ・ロックド・ループ回路及びディジタル波形の同期方法

発明者： , , , , ,
出願人/特許権者：
代理人 (1件)：浅村皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-142258
公開番号（公開出願番号）：特開平7-106958
出願日： 1993年06月14日
公開日（公表日）： 1995年04月21日
要約：

【要約】 (修正有)【目的】周期的な第1のクロック信号へ周期的な第2のクロック信号を所定の位相関係を保持する遅延量によって位相同期させるディジタル・フェーズ・ロックド・ループ及びこれらクロック信号間の位相同期方法を提供する。【構成】第1のクロック信号(システムクロック)を伝搬遅延の調整が可能な遅延路15を介して伝搬させ、第1のクロック信号の立上りエッジに対して遅延路15により遅延させた第2のクロック信号(チップクロック)の立上りエッジが1/2サイクル以下により追従していても、最終的に第2のクロック信号のエッジが次に対応する第1のクロック信号のエッジを過ぎるまで、遅延路15の遅延量を増加させるように制御して、第1のクロック信号に第2のクロック信号を位相同期させる。

請求項（抜粋）：

一連の交互的なパルス立ち上りエッジ及びパルス下降エッジを有する第1のクロック信号と第2のクロック信号との間の位相関係を検出する位相検出器であって、前記第1及び第2のクロック信号が印加される入力を有する前記位相検出器と、前記第1のクロック信号用の入力を有し、かつ1出力を有する遅延路を定める手段であって、前記遅延路が前記入力と前記出力との間で伝搬遅延量の調整をし、前記第2のクロック信号が前記遅延路の出力で発生され、前記第2のクロック信号が前記遅延路により発生した遅延のために前記第1のクロック信号に対して時間シフトされ、前記遅延路が前記位相検出器に接続されて前記位相関係に基づき検出された制御信号を受け取り、かつ前記遅延路が前記制御信号に応答して前記伝搬遅延量を調整する前記手段とを備え、前記位相検出器は、前記第2のクロック信号のエッジが最終的に1/2サイクル以下により対応する前記第1のクロック信号のエッジに追従する時点で、前記第2のクロック信号の前記エッジが連続的に対応する次の前記第1のクロック信号のエッジを過ぎて時間シフトされるまで、前記遅延路に前記伝搬遅延量を増加させる第1の制御信号を出力する制御回路を含むことを特徴とするフェーズ・ロックド・ループ回路。

IPC (2件)：

H03L 7/081 , H03K 5/00

FI (2件)：

H03L 7/08 J , H03K 5/00 V

引用特許：

審査官引用 (17件)

特開平2-002214
特開昭58-124325
特開昭62-223900

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