特許

J-GLOBAL ID：200903039100021357

チャッキングの再現性を向上するための技術的手段

発明者： フレッド シー. レデカー ,  ロバート ジェイ. ステガー ,  シーチャン リ
出願人/特許権者： アプライド マテリアルズ インコーポレイテッド
代理人 (1件)： 長谷川 芳樹 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-081767
公開番号（公開出願番号）：特開平10-313047
出願日： 1998年03月27日
公開日（公表日）： 1998年11月24日
要約：

【要約】【課題】 基板のプラズマ式CVD処理に用いる静電チャックのチャッキング力の再現性を向上するための方法と装置を提供すること。【解決手段】 本発明は、各チャンバクリーニングプロセス後に、SiO2等の誘電体層76で静電チャック32のプリコーティングを行うものである。静電チャック32上に堆積される均一に固着した誘電体層76は、チャンバクリーニング中のチャック表面を覆うカバーウェーハの必要性を排除し、より信頼できるウェーハの把持を提供する。

請求項（抜粋）：

真空チャンバ内に配設される静電チャックの表面を準備調整する方法であって、誘電体層を、前記真空チャンバ内に配置される静電チャックのウェーハ支持面上に堆積させるステップと、基板を前記ウェーハ支持面上に位置決めするステップと、前記基板を、前記静電チャックに保持しつつ処理するステップと、を含む方法。

IPC (3件)：

H01L 21/68 ,  B23Q 3/15 ,  H02N 13/00

FI (3件)：

H01L 21/68 R ,  B23Q 3/15 D ,  H02N 13/00 D

引用特許：

審査官引用 (1件)

• 静電チャック
  公報種別：公開公報   出願番号：特願平5-220873   出願人：富士電機株式会社