従来のロジックプロセスで埋め込まれる不揮発性メモリ及びそのような不揮発性メモリの動作方法

発明者： ,
出願人/特許権者：
代理人 (1件)：大島陽一
公報種別：公表公報
出願番号（国際出願番号）：特願2009-513454
公開番号（公開出願番号）：特表2009-540545
出願日： 2007年05月31日
公開日（公表日）： 2009年11月19日
要約：

【課題】過剰消去状態の可能性が最小化され、過剰消去状態の検出が単純化されているような単層ポリシリコン不揮発性メモリセルを、従来のロジックプロセスを用いて実装する。【解決手段】浮遊ゲートを共有するアクセストランジスタ及びキャパシタを各々が有するような複数セルのアレイを含む不揮発性メモリシステムを提供する。各行内のアクセストランジスタは、隔てられたウェル領域に作られ、それらは個々にバイアスされる。各行内で、各アクセストランジスタのソースは対応する仮想接地線に結合され、各キャパシタ構造は対応するワード線に結合される。あるいは、列の各アクセストランジスタのソースが、対応する仮想接地線に結合される。各列内で、各アクセストランジスタのドレインは対応するビット線に結合される。各行における選択メモリセルは、バンド間トンネル効果によってプログラムされる。ビット線をバイアスすることは、行の非選択セルのプログラミングを妨げる。プログラミングは、非選択行において、これらの行のウェル領域電圧を制御することによって妨げられ、セクタ消去動作は、FNトンネル効果によって実行される。【選択図】図1

請求項（抜粋）：

不揮発性メモリシステムであって、 1若しくは複数の行及び列に配列された不揮発性メモリセルのアレイを含み、前記不揮発性メモリセルの各々が、第1導電型のソース/ドレイン領域を有するアクセストランジスタと、前記第1導電型と逆の第2導電型の拡散領域を有するキャパシタ構造とを含み、前記アクセストランジスタ及びキャパシタ構造が共通の浮遊ゲートを共有し、各行における前記アクセストランジスタが、前記第2導電型の専用ウェル領域内に作られ、前記不揮発性メモリシステムが、さらに対応する行における各アクセストランジスタの前記ソースに各々が結合されているような第1制御線群と、対応する列における各アクセストランジスタの前記ドレインに各々が結合されているような第2制御線群とを含むことを特徴とする不揮発性メモリシステム。

IPC (5件)：

H01L 21/824 , H01L 27/115 , H01L 29/788 , H01L 29/792 , G11C 16/04

FI (4件)：

H01L27/10 434 , H01L29/78 371 , G11C17/00 621A , G11C17/00 623A

Fターム (50件)：

5B125BA09 , 5B125CA07 , 5B125CA17 , 5B125CA30 , 5B125EA01 , 5B125EB01 , 5B125EB08 , 5B125EB09 , 5B125EB10 , 5B125FA06 , 5B125FA07 , 5F083EP03 , 5F083EP13 , 5F083EP30 , 5F083EP63 , 5F083EP68 , 5F083ER02 , 5F083ER14 , 5F083ER23 , 5F083ER27 , 5F083ER29 , 5F083ER30 , 5F083GA09 , 5F083GA12 , 5F083GA15 , 5F083GA16 , 5F083GA17 , 5F083GA28 , 5F083LA21 , 5F083MA06 , 5F083MA16 , 5F083MA19 , 5F083MA20 , 5F083NA01 , 5F083PR43 , 5F083PR44 , 5F083PR45 , 5F083ZA13 , 5F083ZA14 , 5F101BA23 , 5F101BA35 , 5F101BB09 , 5F101BC11 , 5F101BD02 , 5F101BD07 , 5F101BD23 , 5F101BD35 , 5F101BE02 , 5F101BE05 , 5F101BE07

引用特許：

出願人引用 (8件)

米国特許第6,256,248号明細書
米国特許第6,898,140号明細書
米国特許第6,415,353号明細書

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審査官引用 (1件)

不揮発性半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平7-290958 出願人：日本鋼管株式会社

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