特許

J-GLOBAL ID：200903039255014764

容量及びその製造方法

発明者： 前島 幸彦
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-203459
公開番号（公開出願番号）：特開2001-036024
出願日： 1999年07月16日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】強誘電体メモリの容量加工工程における上部電極と下部電極の電気的ショートを防止する。【解決手段】上部電極7上にエッチングマスクを形成した後に第1のエッチングにより上部電極7、誘電体層のPZT6の層までエッチングした後、エッチングされた上部電極7とPZT6の側面に選択的にマスクSiO2層12を形成し、次いで下部電極5を第2のエッチングによりエッチングして容量を加工する。

請求項（抜粋）：

基板上に順次形成された下部電極、誘電体層、上部電極の3層から構成される容量を所定の形状に加工する工程において、上部電極上にエッチングマスクを形成する工程と、前記エッチングマスクをマスクに第1のエッチングにより前記誘電体層の所定の厚さまでエッチングし第1のパターニングをする工程と、前記パターニングされた前記層の側面に選択的に絶縁層を形成する工程と、前記エッチングマスクおよび前記絶縁膜をマスクに前記下部電極までを第2のエッチングによりエッチングする工程とを含むことを特徴とする容量の製造方法。

IPC (5件)：

H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651

Fターム (23件)：

5F038AC15 ,  5F038DF05 ,  5F038EZ01 ,  5F038EZ15 ,  5F038EZ17 ,  5F038EZ20 ,  5F083AD21 ,  5F083FR01 ,  5F083GA09 ,  5F083GA27 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR07 ,  5F083PR10 ,  5F083PR33

引用特許：

審査官引用 (3件)

• 強誘電体薄膜を含む電子回路素子の製造方法
  公報種別：公開公報   出願番号：特願平8-063438   出願人：富士通株式会社
• 特開昭57-114666
  
• 特開平3-108759